壓控振蕩器已經成為當今時鐘恢復電路和頻率合成電路中不可缺少的組成部分。本文分別從壓控振蕩器的振蕩頻率和相位噪聲兩個角度，詳細闡述影響VCO性能的因素，并提出相應的改進方法。
??? 關鍵詞：壓控振蕩器，相位噪聲，振蕩頻率

1　引　言
　　壓控振蕩器（Voltage Controlled Oscillator，VCO）已經成為當今時鐘恢復電路和頻率合成電路中不可缺少的組成部分。而在大部分無線通訊接收器中，高速、低相位噪聲是VCO設計的最重要的指標。
　　本文分別從壓控振蕩器的振蕩頻率和相位噪聲兩個角度，詳細闡述影響VCO性能的因素，并提出相應的改進方法。
　　在第2部分，將介紹一般VCO的設計方法，第3部分分析提高VCO振蕩頻率的方法，第4部分著重分析降低電路的相位噪聲方法。文章最后給出在TSMC0．35工藝下仿真出的結果。
2　一般VCO的設計
　　一般的VCO的體系結構如圖1所示，由電壓偏置產生器（voltage bias generator）和延遲單元（delaycell）兩個部分組成。
　　電壓偏置產生器為延遲單元產生偏置電壓，延遲單元控制電壓隨著輸入電壓Vvco的改變而改變。設每個延遲單元的時間為tD，則振蕩頻率為固定的值：
??? F＝1／（2NtD）（1）
其中，N為VCO的延遲單元的數量。可見，延遲單元的數量能影響VCO的振蕩頻率。每個延遲單元的設計有很大的靈活性，常用的延遲單元如圖2所示。
　　每種不同延遲單元可以根據振蕩頻率和相位噪聲的要求做不同的改動。下面我們將詳細討論。
3　VCO振蕩頻率分析
　　由公式（1）可以看出，VCO的振蕩頻率與振蕩回路的延遲單元的數量以及每個延遲單元的延遲時間成反比，所以，提高VCO的振蕩頻率無非就是要減少延遲單元的數量和每個延遲單元時間。但是延遲單元的數量并不是越少越好，因為，對于振蕩回路來說，必須要滿足振蕩相位條件∠H（jωo）＝180°，所以，延遲單元數量將受到單個延遲單元傳輸函數的約束。對于每個振蕩單元延遲時間，以差分延遲單元為例進行分析。差分延遲單元的小信號模型如圖3所示。
　　其中，R為負載的等效電阻，C為輸出節點的總的電容。從小信號模型可以看出，電路延遲時間就是電流對輸出節點的RC電路進行充電的時間，所以，減少單位延遲時間的方法有以下幾種：（1）提高電路的靜態電流；（2）減少負載管的等效電阻；（3）減少輸出節點的電容值。

　　提高電路的靜態電流雖然提高了振蕩頻率，但是也大大增加了電路功耗。由于NMOS的電子漂移率要大于PMOS，所以，面積大小相同的條件下，NMOS的電阻要小于PMOS的電阻，這就為我們提供了一條提高振蕩頻率的方法。NMOS負載差分延遲單元如圖4所示。

　　減少輸出節點電容也是行之有效的方法。節點電容主要是單位延遲單元的輸入管和負載管的寄生電容產生的。該節點電容可表示為（下標1為輸入管，下標2為負載管）：
? 其中，Cox是柵極氧化層電位電容，Csw和Cbot分別為側面（sidewell）和底面（botton）單位電容，P表示源－漏結的結點電容的側面積，A表示源－漏結的結點電容的底面積。對于一定的工藝和寬長比來說，Cox，W，L，Csw，Cbot都是不可改變的，所以，減少漏極面積和周長是比較可行的方法。圖5給出了一種改進版圖結構。
　　可見，采用多個并聯結構后，兩個MOS管會共用一個漏極，這樣，總的漏極的面積會有所減少。如果版圖采用環形的結構，寄生電容會更小。
4　VCO相位噪聲分析
　　相位噪聲分析通常是利用頻譜分析。設，理想的振蕩電路的中心頻率為F0，該頻譜上為位于F0上的一個脈沖。然而，在實際環境中，頻譜往往有一帶寬為△f的成分附在F0的周圍。如圖6所示。 　　相位噪聲能對振蕩時鐘信號的相位和振幅產生影響，圖7為相位噪聲對時鐘的影響。
　　相位噪聲的來源可以歸納為以下幾個部分：（1）負載管的熱噪聲；（2）電流沉噪聲；（3）輸入端口的白噪聲；（4）電源噪聲和襯底噪聲。
　　根據Hajimiri的噪聲模型〔1〕，負載電容是與相位噪聲相關不大的參數，增加靜態電流能，增加負載電阻都能改善相位噪聲。然而，在實際設計中，靜態電流由于功耗的問題，不可能很大。而增加負載電阻又降低了振蕩頻率。所以，負載電容是設計的關鍵。實際設計中，通過改變單位延遲單元的結構，可以達到改善相位噪聲的目的，圖8給出了3種不同的延遲單元。
　　圖8中，（a）、（b）兩種延遲單元的噪聲特性在參考文獻2和3中分別給予了討論。圖8中（c）給出了一種低延遲時間及低相位噪聲的延遲單元，它結合了圖4和圖8（b）的優點，利用自偏結構降低相位噪聲，并采用比較節省寄生電容的NMOS負載，這樣，就達到高速低相位噪聲的設計目的。下面，將給出這種結構的仿真結果。
5　仿真結果
　　采用NMOS負載自偏結構的延遲單元，在TSMC0．35－3．3 V工藝庫條件下得到比較理想的仿真結果，圖9所示是VCO輸出波形3．5 GHz（Vvco＝1．5 V）。
　　當Vvco達到3 V時，振蕩頻率可以達到4．5 GHz～5 GHz，可見，這種延遲單元在高速時鐘領域是很有實用價值的。圖9（b）顯示了該延遲單元和其他兩種的相位噪聲的對比圖。結果也顯示了該結構能較好地抑制相位噪聲。

6　結束語
　　本文從振蕩頻率和相位噪聲兩個方面探討了VCO的設計過程，并提出了一種有較好性能的延遲單元。實驗證明，這種VCO結構能廣泛地應用到要求高速低相位噪聲的通訊領域中去。

1　A Hajimiri，T H Lee．A General Theory of PhaseNoiseinElectricalOscillators．IEEEJ．Solid－State Circuits，Vol．33，Feb．1998：179～194
2　M Horowitz，et al．．PLL Design for a 500MB／s Interface．Int′lSolid－State Circuits Conference Digest，Feb．1993：160～161
3　JManeatis．Low－Jitter and Process－Independent DLLandPLL Based on Self－Biased Techniques．Int′l Solid－State　Circuits Conference Digest，Feb．1996：130～131，430