之前的一篇文章介紹了FPGA在線調(diào)試的方法[1]。這幾種方法都比較常用，但是現(xiàn)實(shí)往往沒(méi)有這么簡(jiǎn)單，很多時(shí)候，工具在綜合，布局布線階段會(huì)對(duì)某些代碼進(jìn)行優(yōu)化，所以實(shí)際的電路與代碼中的信號(hào)無(wú)法對(duì)應(yīng)上，也是很常見(jiàn)的事情。而我們常常會(huì)使用代碼中的信號(hào)名來(lái)抓取信號(hào)，后期布局布線階段，無(wú)法找到對(duì)應(yīng)的電路信號(hào)，可能會(huì)導(dǎo)致無(wú)法抓取信號(hào)或者布局布線失敗。

一般來(lái)說(shuō)，信號(hào)被優(yōu)化，主要情況大致為兩點(diǎn)：

1. 多余的bit

例如，我們定義狀態(tài)機(jī)信號(hào)state為4bit信號(hào)，但實(shí)際上我們的狀態(tài)機(jī)只有0，1兩種狀態(tài)。這種情況下，工具會(huì)自動(dòng)認(rèn)為多余的3bit沒(méi)有用到，直接將state優(yōu)化為1bit，所以想直接抓取state完整的信號(hào)就沒(méi)有辦法抓到；計(jì)數(shù)器信號(hào)被優(yōu)化大部分也是因?yàn)閎it數(shù)多余了。

2. 重復(fù)的信號(hào)，或者有更好的設(shè)計(jì)方法

很多人說(shuō)verilog編寫(xiě)，心中要有電路。但是對(duì)于初學(xué)者來(lái)說(shuō)，將verilog代碼與數(shù)字電路對(duì)應(yīng)上，還是比較困難的，所以他們的代碼上，有很多優(yōu)化空間，也有些代碼只是為了“測(cè)試”，后期沒(méi)有驅(qū)動(dòng)其他信號(hào)。而工具也較為“智能”地發(fā)現(xiàn)這一點(diǎn)，幫助設(shè)計(jì)者做好優(yōu)化。然而，設(shè)計(jì)者的信號(hào)可能就會(huì)被省略，導(dǎo)致實(shí)際電路沒(méi)有代碼對(duì)應(yīng)的信號(hào)。

解決這種問(wèn)題的方法也有多種，分為被動(dòng)和主動(dòng)方法。

1. 被動(dòng)方法：將被省略的信號(hào)輸出

在我初學(xué)的時(shí)候，遇到這種情況的解決方案，是直接將被省略的信號(hào)輸出，以上面說(shuō)的state為例，直接在module的輸入輸出端口增加一個(gè)output reg [3:0] state，并將原來(lái)的state定義注釋掉。如此一來(lái)，信號(hào)必須要輸出，工具不會(huì)對(duì)信號(hào)進(jìn)行優(yōu)化。

對(duì)于一些僅僅用于“測(cè)試”的代碼，沒(méi)有驅(qū)動(dòng)其他信號(hào)而被優(yōu)化的情況，初學(xué)時(shí)的方法一般是給它增加一個(gè)驅(qū)動(dòng)，讓這個(gè)信號(hào)去驅(qū)動(dòng)別的信號(hào)，讓工具看到這個(gè)信號(hào)的“價(jià)值”，從而避免它被干掉。

2. 主動(dòng)方法：使用SYNTHESIS 語(yǔ)句防止被優(yōu)化

使用專用的SYNTHESIS語(yǔ)句告訴工具，不要優(yōu)化該信號(hào)，在不同的工具中，語(yǔ)句內(nèi)容，使用方式不同。

在Quartus中，使用/ synthesis noprune /,/ synthesis preserve /等語(yǔ)句，注意，這些語(yǔ)句如果是用于信號(hào)的定義時(shí)，需要放在定義的語(yǔ)句尾部。如下圖所示：

reg [3:0] state    /*synthesis preserve*/;
reg [3:0] nxt_state   /*synthesis preserve*/;

當(dāng)然也有別的語(yǔ)句，還有將語(yǔ)句放在module定義尾部，防止模塊內(nèi)任意信號(hào)被優(yōu)化，由于好久沒(méi)有使用過(guò)quartus，怕說(shuō)錯(cuò)了這部分內(nèi)容，就不多說(shuō)了，這些資料可以使用baidu/google/bing搜索“QUARTUS防止信號(hào)優(yōu)化”獲得。

在Vivado中，使用(* keep="true" )，( keep_hierarchy="yes" *)語(yǔ)句。這些語(yǔ)句是放在信號(hào)定義之前的。

(* keep="true" *)reg [3:0] state  ;
(* keep="true" *)(* max_fanout=50 *) reg [12:0] index ;

以及

(* keep_hierarchy="yes" *)
clk_manager 
clk_manager_inst(
.clk_in(clk_in),
.rst(rst),
...
);

(* keep="true" )對(duì)信號(hào)進(jìn)行保護(hù)，但并不是說(shuō)一定有效。一般遇到加了( keep="true" )還被優(yōu)化的信號(hào)，我會(huì)使用( keep_hierarchy="yes" *)對(duì)整體模塊進(jìn)行保護(hù)，一般到這一步，信號(hào)就可以抓取到了。

當(dāng)然，也可以用Schematic，查看具體的實(shí)現(xiàn)之后，信號(hào)是否還存在。Schematic如下：

當(dāng)然，最主要還是要提高自己的姿勢(shì)水平，寫(xiě)出更“規(guī)范”的代碼，規(guī)避工具所想與自己所想有差異。

使用工具版本：

QUARTUS II: 13.1

VIVADO: 2019.1