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FSM設計指導：做了一段時間邏輯，遇到復雜的時序邏輯設計時，遇到了瓶頸。于是想到了用“狀態機”進行設計?？偨Y了一些很基礎的知識，與大家共享！
以 Verilog 語言為例。
?? 設計方法
FSM 分兩大類：米里型和摩爾型。
組成要素有輸入（包括復位），狀態（包括當前狀態的操作），狀態轉移條件，狀態的輸出條件。設計FSM 的方法和技巧多種多樣，但是總結起來有兩大類：第一種，將狀態轉移和狀態的操作和判斷等寫到一個模塊（process、block）中。另一種是將狀態轉移單獨寫成一個模塊，將狀態的操作和判斷等寫到另一個模塊中（在Verilog 代碼中，相當于使用兩個“always” block）。其中較好的方式是后者。其原因
如下：首先FSM 和其他設計一樣，最好使用同步時序方式設計，好處不再累述。而狀態機實現后，狀態轉移是用寄存器實現的，是同步時序部分。狀態的轉移條件的判斷是通過組合邏輯判斷實現的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時序和組合邏輯分別放到不同的程序塊（process，block）中實現。這樣做的好處不僅僅是便于閱讀、理解、維護，更重要的是利于綜合器優化代碼，利于用戶添加合適的時序約束條件，利于布局布線器實現設計。
以 Verilog 語言為例。
?? 設計方法
FSM 分兩大類：米里型和摩爾型。
組成要素有輸入（包括復位），狀態（包括當前狀態的操作），狀態轉移條件，狀態的輸出條件。設計FSM 的方法和技巧多種多樣，但是總結起來有兩大類：第一種，將狀態轉移和狀態的操作和判斷等寫到一個模塊（process、block）中。另一種是將狀態轉移單獨寫成一個模塊，將狀態的操作和判斷等寫到另一個模塊中（在Verilog 代碼中，相當于使用兩個“always” block）。其中較好的方式是后者。其原因
如下：首先FSM 和其他設計一樣，最好使用同步時序方式設計，好處不再累述。而狀態機實現后，狀態轉移是用寄存器實現的，是同步時序部分。狀態的轉移條件的判斷是通過組合邏輯判斷實現的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時序和組合邏輯分別放到不同的程序塊（process，block）中實現。這樣做的好處不僅僅是便于閱讀、理解、維護，更重要的是利于綜合器優化代碼，利于用戶添加合適的時序約束條件，利于布局布線器實現設計。
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