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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。

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rtl技術

基于FPGA開發板點亮LED燈

設計規劃--波形繪制--編寫代碼--代碼編譯--編寫testbench--對比波形--綁定管腳--全編譯--上板驗證

2023-05-22 標簽：led燈時序電路 RTL 1361 0

聊一聊FPGA中的IP都是怎么區分的呢？

現今的FPGA設計規模越來越龐大，功能越來越復雜，因此FPGA設計的每個部分都從頭開始著手是不切實際的。

2023-05-22 標簽：FPGA設計寄存器 EDA工具 2277 0

原來SpinalHDL中BlackBox封裝數組接口如此簡單

當在SpinalHDL中調用別人的RTL代碼時，需要采用BlackBox進行封裝。對于大多數場景，想必小伙伴們都已輕車熟路。今天著重來看下當RTL代碼的...

2023-05-22 標簽：接口封裝 RTL 849 0

UVM Transaction-Level Modeling (TLM)概述

驗證生產力的關鍵之一是在一個合適的抽象級別上考慮驗證問題。也就是說，在驗證DUT時應該創建一個支持適當抽象級別的驗證環境。

2023-05-22 標簽：RTL UVM TLM 920 0

多片FPGA原型平臺中的啟動同步研究

假如給定FPGA內的時鐘沒有正確運行，那么我們多片FPGA系統的整體將不能同時啟動，這將有可能是致命的。

2023-05-22 標簽：fpga 分頻器 pll 337 0

在高速設計中跨多個FPGA分配復位信號

SoC設計中通常會有“全局”同步復位，這將影響到整個設計中的大多數的時序設計模塊，并在同一時鐘沿同步釋放復位。

2023-05-18 標簽：fpga SoC設計 PAD 267 0

RAL寄存器模型操作圖鑒

寄存器模型操作，指的是通過寄存器模型對RTL中寄存器進行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。

2023-05-17 標簽：寄存器 RTL UVM 1064 0

從Verilog PLI到SystemVerilog DPI的演變過程

寫過Verilog和systemverilog的人肯定都用過系統自定義的函數$display，這是預定好的，可以直接調用的功能。

2023-05-16 標簽：Verilog C語言 RTL 1032 0

看一下多片FPGA原型驗證系統的時鐘同步

SoC設計是一個整體的芯片設計，最終整個設計將在統一到一塊硅片上完成整個芯片

2023-05-16 標簽：fpga 緩沖器 SoC設計 633 0

淺析Stream里的隱式轉換

Stream、Flow是在電路描述里經常用到的對象。

2023-05-15 標簽：RTL HDL語言 523 0

IC設計全流程和要用到的EDA工具介紹

設計一款芯片，明確需求（功能和性能）之后，先由架構工程師設計架構，得出芯片設計方案，前端設計工程師形成RTL代碼，驗證工程師進行代碼驗證，再通過后端設計...

2023-05-12 標簽：電源 IC設計 eda 2013 0

如何通過Vivado Synthesis中的URAM矩陣自動流水線化來實現最佳時序性能

UltraRAM 原語（也稱為 URAM）可在 Xilinx UltraScale + 架構中使用，而且可用來高效地實現大容量深存儲器。由于大小和性能方...

2023-05-08 標簽：存儲器 Xilinx 流水線 1914 0

FPGA原型系統裝配文件：Assign Traces介紹

多片FPGA原型驗證系統的拓撲連接方式各不相同，理想的多片FPGA原型驗證系統應該可以靈活配置，可以使用其相應的EDA工具

2023-05-08 標簽：FPGA設計連接器 EDA工具 551 0

芯片設計里的Multi-Bit FF方法討論

在現代的芯片設計里邊，工程師在優化功耗和面積上無所不有其極，這里討論的multi-bit FF 就是其中的一種方法或者稱之為一種流程。

2023-05-08 標簽：芯片設計 RTL DCT 1838 0

簡述Vivado中的Elaborate的作用

在Vivado的界面中，有個RTL ANALYSIS->Open Elaborated Design的選項，可能很多工程師都沒有使用過。因為大家基...

2023-05-05 標簽：RTL design Vivado 1333 0

參數化RTL的驗證思路

參數化的代碼需要在靈活性和復雜性之間做出平衡，而且高度參數化代碼的驗證是一個非常具有挑戰性的工作。

2023-05-05 標簽：RTL UVM SVA 1815 0

淺析芯片驗證中的scoreboard

在芯片驗證中，我們隨機發送數據激勵，同時使用scoreboard進行數據完整性檢查。

2023-05-04 標簽：RTL 芯片驗證 1126 0

數字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-28 標簽：時鐘發生器 RTL UVM 2900 0

芯片驗證中的scoreboard分析

在芯片驗證中，我們隨機發送數據激勵，同時使用scoreboard進行數據完整性檢查。 scoreboard使用的關鍵在于如何啟動檢查以及檢查的內容...

2023-04-28 標簽：數據 RTL 芯片驗證 1183 0

如何對SoC進行手動FPGA分區

對SoC芯片要進行FPGA原型驗證，假如設計較大，要將SoC中不同功能模塊或者邏輯模塊分別分配到特定的FPGA，那么對SoC的分割策略尤為重要

2023-04-27 標簽：fpga SoC芯片 RTL 1036 0

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