verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

fpga三種編程語言

FPGA（現(xiàn)場可編程門陣列）的編程涉及到三種主要的硬件描述語言（HDL）：VHDL（VHSIC Hardware Description Languag...

2024-03-15 標(biāo)簽：FPGA Verilog HDL 1540 0

verilog中的task用法

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時(shí)才執(zhí)行，如果定義了任務(wù)，但是在整個(gè)過程中都沒有調(diào)用它，...

2023-03-23 標(biāo)簽：Verilog 端口程序 1532 0

SpinalHDL里如何實(shí)現(xiàn)Sobel邊緣檢測

書接上文，趁著今天休假，采用SpinalHDL做一個(gè)小的demo，看看在SpinalHDL里如何優(yōu)雅的實(shí)現(xiàn)Sobel邊緣檢測。

2022-08-26 標(biāo)簽：Verilog 代碼 sobel 1524 0

verilog task和function區(qū)別

verilog中的task和function都是用于實(shí)現(xiàn)模塊中的可重復(fù)的功能，并且可以接收參數(shù)和返回結(jié)果。但是它們?cè)诰帉懞褪褂蒙嫌幸恍﹨^(qū)別。下面將詳細(xì)介...

2024-02-22 標(biāo)簽：模塊 Verilog 參數(shù) 1519 0

Verilog電路設(shè)計(jì)之單bit跨時(shí)鐘域同步和異步FIFO

FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當(dāng)讀寫時(shí)鐘異步時(shí)，就是異步FIFO。多bit的數(shù)據(jù)信號(hào)，并不是直接從寫時(shí)鐘域同步到讀時(shí)鐘域的。

2023-01-01 標(biāo)簽：fifo Verilog 1514 0

ASIC和FPGA區(qū)別及建模概念

SystemVerilog既是一種硬件設(shè)計(jì)語言，也是一種硬件驗(yàn)證語言。IEEE?SystemVerilog官方標(biāo)準(zhǔn)沒有區(qū)分這兩個(gè)目標(biāo)，也沒有指定完整Sy...

2023-02-09 標(biāo)簽：Verilog System 驗(yàn)證語言 1508 0

soc中的組合邏輯和時(shí)序邏輯應(yīng)用說明

芯片設(shè)計(jì)是現(xiàn)代電子設(shè)備的重要組成部分，其中組合邏輯和時(shí)序邏輯是芯片設(shè)計(jì)中非常重要的概念。組合邏輯和時(shí)序邏輯的設(shè)計(jì)對(duì)于構(gòu)建復(fù)雜的電路系統(tǒng)至關(guān)重要。

2023-08-30 標(biāo)簽：芯片邏輯電路 soc 1498 0

SystemVerilog相比于Verilog的優(yōu)勢

我們?cè)購膶?duì)可綜合代碼的支持角度看看SystemVerilog相比于Verilog的優(yōu)勢。針對(duì)硬件設(shè)計(jì)，SystemVerilog引入了三種進(jìn)程alway...

2023-10-26 標(biāo)簽：fpga Verilog System 1491 0

SpinalHDL中不可不知的位拼接符

在之前寫Verilog時(shí)，位拼接符是一個(gè)很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。

2022-11-12 標(biāo)簽：Verilog HDL 1479 0

Verilog與VHDL的比較 Verilog HDL編程技巧

Verilog 與 VHDL 比較 1. 語法和風(fēng)格 Verilog ：Verilog 的語法更接近于 C 語言，對(duì)于有 C 語言背景的工程師來說，學(xué)習(xí)...

2024-12-17 標(biāo)簽：Verilog 編程 vhdl 1470 0

fpga要學(xué)哪些東西

學(xué)習(xí)FPGA需要掌握一系列的知識(shí)和技能，主要包括以下幾個(gè)方面。

2024-03-27 標(biāo)簽：FPGA Verilog 數(shù)字電路 1463 0

SpinalHDL語法篇之Bool類型

作為SpinalHDL語法篇的第一節(jié)，我們也從最簡單的開始。

2022-10-31 標(biāo)簽：Verilog HDL 1456 0

SystemVerilog中的package

SystemVerilog packages提供了對(duì)于許多不同數(shù)據(jù)類型的封裝，包括變量、task、function、assertion等等，以至于可以在...

2022-11-07 標(biāo)簽：Verilog System Package 1455 0

verilog語言編寫規(guī)范

本規(guī)范的目的是提高書寫代碼的可讀性可修改性可重用性優(yōu)化代碼綜合和仿真的結(jié) 果指導(dǎo)設(shè)計(jì)工程師使用VerilogHDL規(guī)范代碼和優(yōu)化電路規(guī)范化公司...

2022-11-23 標(biāo)簽：Verilog HDL 編碼 1455 0

什么是變量？

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時(shí)具有類型和數(shù)據(jù)類型特性。類型表示信號(hào)為...

2023-02-09 標(biāo)簽：Verilog System 變量 1452 0

分享一些優(yōu)秀的verilog代碼高質(zhì)量verilog代碼的六要素

高質(zhì)量的verilog代碼至少需要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

2023-07-18 標(biāo)簽：Verilog 時(shí)鐘編程 1452 0

Verilog FFT設(shè)計(jì)

FFT（Fast Fourier Transform），快速傅立葉變換，是一種 DFT（離散傅里葉變換）的高效算法。在以時(shí)頻變換分析為基礎(chǔ)的數(shù)字處理方法...

2023-03-27 標(biāo)簽：FFT Verilog 運(yùn)算 1436 0

IC設(shè)計(jì)工程師需要具備的知識(shí)架構(gòu)

作為一個(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識(shí)和技術(shù)。因此，這里列出來的技能永遠(yuǎn)都不會(huì)是完整的。我盡量每年都對(duì)這個(gè)列表進(jìn)行一...

2023-01-21 標(biāo)簽：IC設(shè)計(jì)Verilog vhdl 1435 0

SystemVerilog中的類范圍解析運(yùn)算符(::)和“extern”

假設(shè)有一個(gè)類“packet”，它含有一個(gè)static屬性(或方法)“my_packet”，然后就可以從類外部訪問使用類范圍解析運(yùn)算符(::)訪問。

2022-11-29 標(biāo)簽：Verilog System 運(yùn)算符 1435 0

如何設(shè)計(jì)一個(gè)參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計(jì)中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計(jì)參數(shù)化，可調(diào)，通常情況下我們需要一個(gè)參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計(jì)Verilog 數(shù)據(jù)選擇器 1430 0

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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