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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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SystemVerilog中的類的賦值

當我們聲明一個類時還沒有分配內存，只有在實例化(new())時才會分配內存。這個時候對象句柄指向被分配的內存，下面是對象句柄賦值的示例。

2022-11-21 標簽：內存 Verilog System 1115 0

Verilog串行FIR濾波器設計

設計參數不變，與并行 FIR 濾波器參數一致。即，輸入頻率為 7.5 MHz 和 250 KHz 的正弦波混合信號，經過 FIR 濾波器后，高頻信號 7...

2023-03-27 標簽：濾波器 FIR 信號 1113 0

邊沿檢測電路設計

對于8位向量中的每個位，檢測輸入信號何時從一個時鐘周期的0變為下一個時鐘周期的1（類似于上升沿檢測）。應在從0到1的跳變發生后的周期內設置輸出位。

2023-06-05 標簽：檢測電路 Verilog 狀態機 1113 0

SystemVerilog中的Shallow Copy

SystemVerilog中的句柄賦值和對象復制的概念是有區別的。

2022-11-21 標簽：Verilog System 代碼 1109 0

讓ChatGPT跑個VCS仿真真的能實現嗎？

讓ChatGPT偽裝成Linux終端。然后把執行指令和你告訴它的話區別開來，這里用{}代表告訴它的話，而不帶{}統統是Linux指令。

2023-03-15 標簽：Linux Verilog VCS 1109 0

FPGA中何時用組合邏輯或時序邏輯

數字邏輯電路分為組合邏輯電路和時序邏輯電路。時序邏輯電路是由組合邏輯電路和時序邏輯器件構成（觸發器），即數字邏輯電路是由組合邏輯和時序邏輯器件構成。

2023-03-21 標簽：fpga Verilog 組合邏輯 1107 0

FPGA的數字信號處理：重寫FIR邏輯以滿足時序要求

在上一篇文章中（FPGA 的數字信號處理：Verilog 實現簡單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo...

2023-06-09 標簽：fpga 存儲器數字信號處理 1103 0

SV線程的使用和控制

module (模塊）作為SV從Verilog繼承過來的概念，自然地保持了它的特點除了作為RTL模型的外殼包裝和實現硬件行為，在更高層的集成層面，模塊...

2023-10-21 標簽：Verilog 時鐘 RTL 1102 0

RAM初始化的下板驗證

本實驗基于xilinx ARTIX-7芯片驗證實現，有時間有興趣的朋友可在其他FPGA芯片上實現驗證。

2023-04-11 標簽：RAM Xilinx Verilog 1102 0

Xilinx FPGA學習筆記

方法1.通過狀態機來實現，通過verilog控制FPGA，讓它該快的時候快，該慢的時候慢。

2023-11-02 標簽：fpga Xilinx 內存 1100 0

基于循環隊列的FIFO緩存實現

FIFO緩存是介于兩個子系統之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作。當wr被插入時，輸入的數據被寫入緩存...

2023-09-11 標簽：寄存器 fifo Verilog 1093 0

FPGA編程語言之verilog語法2

Verilog HDL是一種用于數字系統設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilo...

2023-05-22 標簽：電路設計 Verilog HDL 1091 0

Verilog在設計時候的不方便地方

從Verilog發布到今天，其已經經歷了四十年的風雨，早期的“電路”設計Verilog的確很方便，尤其在那個年代，其也崔進了集成電路的發展。但是“老”不...

2022-08-02 標簽：Verilog 鎖存器變量 1089 0

Verilog 電路仿真常見問題 Verilog 在芯片設計中的應用

在現代電子設計自動化（EDA）領域，Verilog作為一種硬件描述語言，已經成為數字電路設計和驗證的標準工具。它允許設計師以高級抽象的方式定義電路的行為...

2024-12-17 標簽：芯片硬件 Verilog 1084 0

Verilog除法器設計

取被除數的高幾位數據，位寬和除數相同（實例中是 3bit 數據）。

2023-03-27 標簽：數據流水線 Verilog 1081 0

Systemverilog中的union

SystemVerilog union允許單個存儲空間以不同的數據類型存在，所以union雖然看起來和struct一樣包含了很多個成員，實際上物理上共享...

2022-11-09 標簽：Verilog System 結構體 1081 0

在FPGA運行3D游戲的效率比在x86硬件高50倍

《Spheres Vs Shapes》是一款開源的 3D 光線追蹤游戲，用 C 語言編寫后又被轉換為了?FPGA 比特流

2023-07-12 標簽：fpga 轉換器 Verilog 1078 0

FPGA設計硬件語言Verilog中的參數化

FPGA 設計的硬件語言Verilog中的參數化有兩種關鍵詞：define 和 paramerter,參數化的主要目的是代碼易維護、易移植和可讀性好。

2022-12-26 標簽：FPGA設計 Verilog C語言 1069 0

IC驗證中的打包思想簡析

System Verilog（SV）語言的Class本身就帶有“打包”的基因。眾所周知，SV語言的很多特性是派生自C++語言的。

2023-03-15 標簽：IC設計 Verilog C++語言 1066 0

什么是良好的Verilog代碼風格？

1. 前言之前在公司負責制定代碼規范，費了九牛二虎之力，終于整理出來一份文檔。由于保密規定的緣故，無法與大家直接分享這份文檔，但是文檔中的大部分規范都...

2022-12-22 標簽：Verilog 代碼 1063 0

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