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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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idelay2中按推薦配置,從DATAIN還是從IDATAIN輸入?yún)^(qū)別為是內(nèi)部延時(shí)還是從IO輸入,F(xiàn)IXED固定延時(shí),idelay value先輸入0,...
Vitis 統(tǒng)一軟件平臺(tái)簡(jiǎn)介 可實(shí)現(xiàn)最高的AI推斷性能
Vitis 統(tǒng)一軟件平臺(tái)簡(jiǎn)介 Vitis 統(tǒng)一軟件平臺(tái)包括: 全面的內(nèi)核開發(fā)套件,可無縫構(gòu)建加速的應(yīng)用 完整的硬件加速開源庫(kù),針對(duì) Xilinx 硬件平...
2020-11-24 標(biāo)簽:XilinxAI深度學(xué)習(xí) 3761 0
Xilinx FPGA案例學(xué)習(xí)之Vivado設(shè)計(jì)綜合約束
在 Flow Navigator 中點(diǎn)擊設(shè)置, 然后選擇Synthesis,或者 selectFlow Settings Synthesis Setti...
slice與全局時(shí)鐘在一起就可以實(shí)現(xiàn)任意的組合邏輯和時(shí)序邏輯功能,但很多時(shí)候咱們還需要將FPGA內(nèi)部的數(shù)據(jù)暫時(shí)存儲(chǔ),用作它用。Slice作為FPGA最基...
【干貨】編輯Xilinx FPGA內(nèi)LUT內(nèi)容的詳細(xì)方案
研究背景及基礎(chǔ)知識(shí) FPGA是實(shí)現(xiàn)高性能計(jì)算與網(wǎng)絡(luò)的重要工具,得益于其高度的并行性與用戶可編程的特性,F(xiàn)PGA得到了越來越廣泛的應(yīng)用。FPGA由CLB(...
xilinx仿真實(shí)驗(yàn):IP核之RAM的配置
背景 RAM和ROM也是類似的,由于這也是常用的IP核,所有完全有必要在這里記錄一下,以后用到了實(shí)際后,再補(bǔ)充到實(shí)際工程中。隨機(jī)存儲(chǔ)器(RAM),它可以...
FPGA設(shè)計(jì)之GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器
xilinx的7系列FPGA根據(jù)不同的器件類型,集成了GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器,四種收發(fā)器主要區(qū)別是支持的線速率不同,圖一可以...
概述 此項(xiàng)目解釋了如何在FPGA上使用resizer IP來調(diào)整圖像的大小。其中對(duì)比了兩種圖像大小調(diào)整的解決方案的運(yùn)算速度,其中之一為使用Python ...
本篇文章參考Xilinx White Paper:Get Smart About Reset: Think Local, Not Global 在沒看這...
FPGA選型時(shí)的速度等級(jí)參數(shù)解析
本文主要介紹FPGA選型時(shí)的速度等級(jí)這個(gè)參數(shù)。 大家在進(jìn)行FPGA選型時(shí)都會(huì)看見一個(gè)參數(shù):Speed Grade,這就是芯片的速度等級(jí)。 芯片的速度等級(jí)...
本文主要介紹Xilinx FPGA的GTx的參考時(shí)鐘。下面就從參考時(shí)鐘的模式、參考時(shí)鐘的選擇等方面進(jìn)行介紹。 參考時(shí)鐘的模式 參考時(shí)鐘可以配置為輸入模式...
本系列文章主要針對(duì)FPGA初學(xué)者編寫,包括FPGA的模塊書寫、基礎(chǔ)語法、狀態(tài)機(jī)、RAM、UART、SPI、VGA、以及功能驗(yàn)證等。將每一個(gè)知識(shí)點(diǎn)作為一個(gè)...
Xilinx Floating-Point 浮點(diǎn)IP加減法的仿真驗(yàn)證案例
作者:OpenSLee 1、float IP的創(chuàng)建 搜索float雙擊Floating-point 1 Operation Selection 我們這里...
以Xilinx的ZYNQ的7000系列為例,介紹CLB功能與結(jié)構(gòu)
CLB是指可編程邏輯功能塊(Configurable Logic Blocks),顧名思義就是可編程的數(shù)字邏輯電路。CLB是FPGA內(nèi)的三個(gè)基本邏輯單元...
基于Vivado/SDK 2018.3的XIP參考設(shè)計(jì)
有些應(yīng)用中,單板沒有DDR,OCM又不夠存儲(chǔ)所有數(shù)據(jù)和指令。這種情況下,Xilinx提供了參考設(shè)計(jì)Zynq-7000 AP SoC Boot - Boo...
一文了解Xilinx FPGA架構(gòu)及相關(guān)工具
作者:Clive Max Maxfield,Digi-Key北美編輯 現(xiàn)場(chǎng)可編程門陣列 (FPGA) 具有諸多特性,無論是單獨(dú)使用,抑或采用多樣化架構(gòu),...
FPGA中如何充分利用DSP資源,DSP48E1內(nèi)部詳細(xì)資源介紹
FPGA中DSP資源是寶貴的且有限,我們?cè)谟?jì)算大位寬的指數(shù)、復(fù)數(shù)乘法、累加、累乘等運(yùn)算時(shí)都會(huì)用到DSP資源,如果我們不了解底層的DSP特性,很多設(shè)計(jì)可能...
Overlay 簡(jiǎn)介 RISC-V-On-PYNQ Overlay實(shí)現(xiàn)了在PYNQ-Z2板上的RISC-V處理器及工具鏈集成,并提供了完整的RISC-V...
2020-11-08 標(biāo)簽:XilinxAXI內(nèi)存控制器 7080 0
ZCU10中MPSoC對(duì)DDR復(fù)位信號(hào)設(shè)計(jì)
Xilinx的開發(fā)板ZCU102支持休眠到內(nèi)存(suspend-to-ram)。休眠到內(nèi)存時(shí),DDR進(jìn)入自刷新,MPSoC被關(guān)電,完全不耗電。喚醒時(shí),M...
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