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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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如何在FPGA中實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器
分享如何在Xilinx Breadboardable Spartan-7 FPGA, CMOD S7中實(shí)現(xiàn)4位偽隨機(jī)數(shù)發(fā)生器(PRNGs)。
在Vitis中通過(guò)PSU DDR執(zhí)行MicroBlaze應(yīng)用
MicroBlaze CPU 是可修改的拖入式預(yù)設(shè) 32 位/64 位 RISC 微處理器配置系列。
深入開(kāi)源處理器內(nèi)部,RISC-V技術(shù)分析
FPGA技術(shù)與(V)HDL的結(jié)合在電子專家中很受歡迎,RISC-V為專業(yè)應(yīng)用增加了開(kāi)源途徑。在本文中,我們測(cè)試了一些在Elektor的“Alchitry...
對(duì)設(shè)計(jì)者很通常的情況是花費(fèi)幾天或幾周的時(shí)間圍繞一個(gè)設(shè)計(jì)來(lái)滿足時(shí)序,甚至多半利用上面描述的自動(dòng)種子變化,只面對(duì)可以起伏通過(guò)已有布局的小改變和時(shí)序特性完全改變。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載34:Spartan
ChipScope Pro內(nèi)核插入器的文件后綴名為cdc。在ISE工程中可以創(chuàng)建一個(gè)新的cdc程序,也可以在實(shí)現(xiàn)流程中激活內(nèi)核插入器。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載8:Spartan
Spartan-6的時(shí)鐘緩沖器/多路復(fù)用器(BUFG或BUFPLL)可以直接驅(qū)動(dòng)時(shí)鐘輸入信號(hào)到時(shí)鐘線上,或者通過(guò)多路復(fù)用器在兩個(gè)不相關(guān)的信號(hào)甚至異步時(shí)鐘...
借助Intel i7 處理器和 Xilinx FPGA實(shí)現(xiàn)的開(kāi)放式毫米波測(cè)試平臺(tái)
美國(guó)國(guó)家儀器公司(NI)和德國(guó)德累斯頓工業(yè)大學(xué)開(kāi)展合作,通過(guò)世界上第一臺(tái)開(kāi)放式毫米波測(cè)試平臺(tái)來(lái)拓展德累斯頓5G實(shí)驗(yàn)室(D5GL),該測(cè)試平臺(tái)能實(shí)時(shí)處理超...
其中“l(fā)ocation”可以是FPGA芯片中任一或多個(gè)合法位置。如果為多個(gè)定位,需要用逗號(hào)“,”隔開(kāi),如下所示
本實(shí)驗(yàn)基于xilinx ARTIX-7芯片驗(yàn)證實(shí)現(xiàn),有時(shí)間有興趣的朋友可在其他FPGA芯片上實(shí)現(xiàn)驗(yàn)證。
FPGA 所能應(yīng)用的領(lǐng)域大概可以分成六大類,下面聽(tīng)我一一道來(lái)。
2023-08-09 標(biāo)簽:fpgaXilinx通信系統(tǒng) 1154 0
在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用?(5)
在FPGA設(shè)計(jì)中,我們往往習(xí)慣在HDL文件的端口聲明中加入一個(gè)reset信號(hào),卻忽略了它所帶來(lái)的資源消耗。仔細(xì)分析一下,竟會(huì)有如此之多的影響:
MPSoC VCU Ctrl-SW 2020.2編碼不同Stride的YUV文件
Xilinx提供超低延時(shí)編解碼方案,并提供了全套軟件。MPSoC Video Codec Unit提供了詳細(xì)說(shuō)明。其中的底層應(yīng)用軟件是VCU Contr...
標(biāo)準(zhǔn)協(xié)議的規(guī)范中一般都對(duì)眼圖模板都有詳細(xì)的規(guī)定,使用 IBERT 完成眼圖掃描后,通過(guò)設(shè)置一些參數(shù),即可讓 Vivado 自動(dòng)將模板畫(huà)到眼圖上,具體操作...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載11:Spartan
Spartan-6 CMT是一個(gè)靈活、高性能的時(shí)鐘管理模塊。它位于芯片中央、垂直的全局時(shí)鐘網(wǎng)絡(luò)旁。如圖2-17所示,它包含一個(gè)PLL和兩個(gè)DCM。
“全局時(shí)鐘和第二全局時(shí)鐘資源”是FPGA同步設(shè)計(jì)的一個(gè)重要概念。合理利用該資源可以改善設(shè)計(jì)的綜合和實(shí)現(xiàn)效果;如果使用不當(dāng),不但會(huì)影響設(shè)計(jì)的工作頻率和穩(wěn)定...
如何在IP集成器中將單工TX/RX核合并到多個(gè)Quad
要為 Versal 的多個(gè) Quad 創(chuàng)建收發(fā)器設(shè)置,建議從 Transceiver Bridge IP 開(kāi)始,在其中選擇所需的設(shè)置,然后交由 Viva...
7 50T 入門級(jí)FPGA評(píng)估套件上手評(píng)測(cè)
FPGA即現(xiàn)場(chǎng)可編程門陣列,屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計(jì)工具的不斷發(fā)展,F(xiàn)PGA的門檻(學(xué)習(xí)成本和價(jià)格成本)也越來(lái)越低,目前已經(jīng)...
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