作者：Lloben Paculanan，ADI應(yīng)用開發(fā)工程師 John Neeko Garlitos，ADI產(chǎn)品應(yīng)用工程師

簡介

出于魯棒性、安全性、高共模電壓考量，或?yàn)榱讼稍跍y量中帶來誤差的接地環(huán)路，許多數(shù)據(jù)采集（DAQ）應(yīng)用都需要隔離DAQ信號鏈路徑。ADI的精密高速技術(shù)使系統(tǒng)設(shè)計(jì)人員能夠在相同的設(shè)計(jì)中實(shí)現(xiàn)高交流和直流精度，無需犧牲直流精度來換取更高的采樣速率。然而，為實(shí)現(xiàn)高交流性能，如信噪比（SNR），系統(tǒng)設(shè)計(jì)人員必須考慮采樣時(shí)鐘信號或控制ADC中采樣保持（S&H）開關(guān)的轉(zhuǎn)換啟動(dòng)信號上的抖動(dòng)所帶來的誤差。隨著目標(biāo)信號和采樣速率的增加，控制采樣保持開關(guān)的信號抖動(dòng)會(huì)成為主要誤差源。

當(dāng)DAQ信號鏈被隔離之后，控制采樣保持開關(guān)的信號一般來自進(jìn)行多通道同步采樣的背板。系統(tǒng)設(shè)計(jì)人員選擇低抖動(dòng)數(shù)字隔離器至關(guān)重要，以使進(jìn)入ADC的采樣保持開關(guān)的控制信號具有低抖動(dòng)。精密高速ADC應(yīng)首選使用LVDS接口格式，以滿足高數(shù)據(jù)速率要求。它還會(huì)對DAQ電源層和接地層帶來極小的干擾。本文將說明如何解讀ADI公司的LVDS數(shù)字隔離器的抖動(dòng)規(guī)格參數(shù)，以及與精密高速產(chǎn)品（例如ADAQ23875DAQ μModule?解決方案）接口時(shí)，哪些規(guī)格參數(shù)比較重要。本文的這些指導(dǎo)說明也適用于其他帶有LVDS接口的精密高速ADC。在介紹與ADN4654千兆LVDS隔離器配合使用的ADAQ23875時(shí)，還將說明計(jì)算對SNR預(yù)期影響采用的方法。

抖動(dòng)如何影響采樣過程

通常，時(shí)鐘源在時(shí)域中存在抖動(dòng)。在設(shè)計(jì)DAQ系統(tǒng)時(shí)，了解時(shí)鐘源中包含多少抖動(dòng)是非常重要的。

圖1展示了非理想型振蕩器的典型輸出頻譜，在1 Hz帶寬時(shí)噪聲功率與頻率成函數(shù)關(guān)系。相位噪聲的定義為指定頻率偏移fm下1 Hz帶寬內(nèi)的噪聲與基波頻率fo下振蕩器信號幅度的比率。

圖1.受相位噪聲影響的振蕩器功率頻譜。

采樣過程是采樣時(shí)鐘與模擬輸入信號的乘法。這種時(shí)域中的乘法相當(dāng)于頻域中的卷積。所以，在ADC轉(zhuǎn)換期間，ADC采樣時(shí)鐘的頻譜與純正弦波輸入信號卷積，使得采樣時(shí)鐘或相位噪聲上的抖動(dòng)出現(xiàn)在ADC輸出數(shù)據(jù)的FFT頻譜中，具體如圖2所示。

圖2.帶相位噪聲采樣時(shí)鐘對理想正弦波采樣的影響。

隔離式精密高速DAQ應(yīng)用

多相功率分析儀就是一個(gè)隔離式精密高速DAQ應(yīng)用示例。圖3顯示典型的系統(tǒng)架構(gòu)，其中通道與通道之間隔離，通過共用背板用于與系統(tǒng)計(jì)算或控制器模塊通信。在本示例中，我們選擇ADAQ23875精密高速DAQ解決方案，因?yàn)槠涑叽缧?，所以能夠在狹小空間內(nèi)輕松安裝多個(gè)隔離DAQ通道，從而可以減輕現(xiàn)場測試應(yīng)用中移動(dòng)儀器的重量。使用LVDS千兆隔離器（ADN4654）將DAQ通道與主機(jī)箱背板隔離。

通過隔離每個(gè)DAQ通道，可以在不損壞輸入電路的情況下，將每個(gè)通道直接連接至具有不同共模電壓的傳感器。每個(gè)隔離DAQ通道的接地跟蹤具有一定電壓偏移的共模電壓。如果DAQ信號鏈能夠跟蹤與傳感器相關(guān)的共模電壓，就無需使用輸入信號調(diào)理電路來支持較大的輸入共模電壓，并消除對下游電路來說較高的共模電壓。這種隔離還可帶來安全性，并消除可能會(huì)影響測量精度的接地環(huán)路。

在功率分析儀應(yīng)用中，在所有DAQ通道中實(shí)現(xiàn)采樣事件同步至關(guān)重要，因?yàn)榕c采樣電壓相關(guān)的時(shí)域信息不匹配會(huì)影響后續(xù)計(jì)算和分析。為了在通道間同步采樣事件，ADC采樣時(shí)鐘通過LVDS隔離器從背板發(fā)出。

在圖3所示的隔離式DAQ架構(gòu)中，以下這些抖動(dòng)誤差源會(huì)增加控制ADC中采樣保持開關(guān)的采樣時(shí)鐘上的總抖動(dòng)。

1.參考時(shí)鐘抖動(dòng)

采樣時(shí)鐘抖動(dòng)的第一來源是參考時(shí)鐘。該參考時(shí)鐘通過背板傳輸至每個(gè)隔離式精密高速DAQ模塊和其他插入背板的測量模塊。該時(shí)鐘用作FPGA的時(shí)序參考；所以，F(xiàn)PGA中的所有事件、數(shù)字模塊、PLL等的時(shí)序精度都取決于參考時(shí)鐘的精度。在沒有背板的某些應(yīng)用中，使用板載時(shí)鐘振蕩器作為參考時(shí)鐘源。

2.FPGA抖動(dòng)

采樣時(shí)鐘抖動(dòng)的第二來源是FPGA帶來的抖動(dòng)。注意，F(xiàn)PGA中包含一條觸發(fā)-執(zhí)行路徑，并且FPGA中PLL和其他數(shù)據(jù)模塊的抖動(dòng)規(guī)格都會(huì)影響系統(tǒng)的整體抖動(dòng)性能。

3.LVDS隔離器抖動(dòng)

采樣時(shí)鐘抖動(dòng)的第三來源是LVDS隔離器。LVDS隔離器產(chǎn)生附加相位抖動(dòng)，會(huì)影響系統(tǒng)的整體抖動(dòng)性能。

4.ADC的孔徑抖動(dòng)

The fourth source of sampling clock jitter is the ADC’s aperture jitter. This is inherent to the ADC and defined on the data sheet.

采樣時(shí)鐘抖動(dòng)的第四來源是ADC的孔徑抖動(dòng)。這是ADC本身固有的特性，請參閱數(shù)據(jù)手冊查看具體定義。

Figure 3. Channel-to-channel， isolated DAQ architecture.

圖3.通道與通道之間的隔離DAQ架構(gòu)

There are reference clock and FPGA jitter specifications that are given in terms of phase noise. To calculate the jitter contribution to the sampling clock， the phase noise specification in the frequency domain needs to be converted to a jitter specification in the time domain.

有些參考時(shí)鐘和FPGA抖動(dòng)規(guī)格基于相位噪聲給出。要計(jì)算對采樣時(shí)鐘的抖動(dòng)貢獻(xiàn)，需要將頻域中的相位噪聲規(guī)格轉(zhuǎn)化為時(shí)域中的抖動(dòng)規(guī)格。

根據(jù)相位噪聲計(jì)算抖動(dòng)

相位噪聲曲線有些類似于放大器的輸入電壓噪聲頻譜密度。與放大器電壓噪聲一樣，最好在振蕩器中使用1/f低轉(zhuǎn)折頻率。振蕩器通常用相位噪聲來描述性能，但為了將相位噪聲與ADC的性能關(guān)聯(lián)起來，必須將相位噪聲轉(zhuǎn)換為抖動(dòng)。為將圖4中的圖與現(xiàn)代ADC應(yīng)用關(guān)聯(lián)起來，選擇100 MHz的振蕩器頻率（采樣頻率）以便于討論，典型曲線如圖4所示。請注意，相位噪聲曲線由多條線段擬合而成，各線段的端點(diǎn)由數(shù)據(jù)點(diǎn)定義。

圖4.根據(jù)相位噪聲計(jì)算抖動(dòng)。

計(jì)算等量rms抖動(dòng)時(shí)，第一步是獲取目標(biāo)頻率范圍中的積分相位噪聲功率，即曲線區(qū)域A。該曲線被分為多個(gè)獨(dú)立區(qū)域（A1、A2、A3和A4），每個(gè)區(qū)域由兩個(gè)數(shù)據(jù)點(diǎn)定義。假設(shè)振蕩器與ADC輸入端之間無濾波，則積分頻率范圍的上限應(yīng)為采樣頻率的2倍，這近似于ADC采樣時(shí)鐘輸入的帶寬。積分頻率范圍下限的選擇也需要一定的斟酌。理論上，它應(yīng)盡可能低，以便獲得真實(shí)的rms抖動(dòng)。但實(shí)際上，制造商一般不會(huì)給出偏移頻率小于10 Hz時(shí)的振蕩器特性，不過這在計(jì)算中已經(jīng)能夠得出足夠精度的結(jié)果。多數(shù)情況下，如果提供了100 Hz時(shí)的特性，則選擇100 Hz作為積分頻率下限是合理的。否則，可以使用1 kHz或10 kHz數(shù)據(jù)點(diǎn)。還應(yīng)考慮，近載波相位噪聲會(huì)影響系統(tǒng)的頻譜分辨率，而寬帶噪聲則會(huì)影響整體系統(tǒng)信噪比。最明智的方法或許是對各區(qū)域分別積分，并檢查各區(qū)域的抖動(dòng)貢獻(xiàn)幅度。如果使用晶體振蕩器，則低頻貢獻(xiàn)與寬帶貢獻(xiàn)相比，可能可以忽略不計(jì)。其它類型的振蕩器在低頻區(qū)域可能具有相當(dāng)大的抖動(dòng)貢獻(xiàn)，必須確定其對整體系統(tǒng)頻率分辨率的重要性。各區(qū)域的積分產(chǎn)生個(gè)別功率比，然后將各功率比相加，并轉(zhuǎn)換回dBc。已知積分相位噪聲功率后，便可通過下式計(jì)算rms相位抖動(dòng)（單位為弧度）：

以上結(jié)果除以2πf0，便可將用弧度表示的抖動(dòng)0轉(zhuǎn)換為用秒表示的抖動(dòng)：

更多詳細(xì)信息，請參閱“MT-008教程：將振蕩器相位噪聲轉(zhuǎn)化為時(shí)間抖動(dòng)”。

量化參考時(shí)鐘抖動(dòng)

高性能DAQ系統(tǒng)中使用的參考時(shí)鐘源一般為晶體振蕩器，與其他時(shí)鐘源相比，它可以提供更出色的抖動(dòng)性能。

我們一般使用表1所示的示例在數(shù)據(jù)手冊中定義晶體振蕩器的抖動(dòng)規(guī)格。在量化參考時(shí)鐘的抖動(dòng)貢獻(xiàn)時(shí)，相位抖動(dòng)是最重要的規(guī)格指標(biāo)。相位抖動(dòng)通常定義為邊沿位置相對于平均邊沿位置的偏差。

表1.數(shù)據(jù)手冊中給出的晶體振蕩器抖動(dòng)規(guī)格示例

另一方面，有一些晶體振蕩器指定相位噪聲性能，而不是指定抖動(dòng)。如果振蕩器數(shù)據(jù)手冊定義了相位噪聲性能，可以將噪聲值轉(zhuǎn)化為抖動(dòng)，如“根據(jù)相位噪聲計(jì)算抖動(dòng)”部分所述。

量化來自FPGA的抖動(dòng)

FPGA中參考時(shí)鐘的主要作用是提供觸發(fā)信號，以啟動(dòng)FPGA中設(shè)定的不同并行事件。換句話說，參考時(shí)鐘協(xié)調(diào)FPGA中的所有事件。為了提供更好的時(shí)間分辨率，參考時(shí)鐘通常被傳遞到FPGA中的PLL，以增大其頻率，因此，可能出現(xiàn)短時(shí)間隔事件。此外，需注意FPGA中包含一條觸發(fā)-執(zhí)行路徑，其中，參考時(shí)鐘被傳遞至時(shí)鐘緩沖器、計(jì)數(shù)器、邏輯門等。處理抖動(dòng)敏感型重復(fù)事件（例如，通過隔離將LVDS轉(zhuǎn)化-開始信號提供給ADC）時(shí)，需要量化來自FPGA的抖動(dòng)貢獻(xiàn)，以合理預(yù)估整體系統(tǒng)抖動(dòng)對高速數(shù)據(jù)采集性能的影響。

FPGA的抖動(dòng)性能通常在FPGA數(shù)據(jù)手冊中給出。也會(huì)在大部分FPGA軟件工具的靜態(tài)時(shí)序分析（STA）中給出，如圖5所示。時(shí)序分析工具可以計(jì)算數(shù)據(jù)路徑源和目的地的時(shí)鐘不確定性，并將它們組合以獲得總時(shí)鐘不確定性。為了自動(dòng)在STA中計(jì)算參考時(shí)鐘抖動(dòng)量，必須在FPGA項(xiàng)目中將其添加為輸入抖動(dòng)約束。

圖5.靜態(tài)時(shí)序分析（STA）示例視圖。

量化數(shù)字隔離產(chǎn)生的抖動(dòng)

查看抖動(dòng)的最基本方法是用差分探針去測量LVDS信號對，并且上升沿和下降沿上均要觸發(fā)，示波器設(shè)定為無限持續(xù)。這意味著高至低和低至高的躍遷會(huì)相互迭加，因此可以測量交越點(diǎn)。交越寬度對應(yīng)于峰峰值抖動(dòng)或截至目前所測得的時(shí)間間隔誤差（TIE）。比較圖6和圖7所示的眼圖和直方圖。有一些抖動(dòng)是隨機(jī)來源（例如熱噪聲）所導(dǎo)致，此隨機(jī)抖動(dòng)（RJ）意味著示波器上所看到的峰峰值抖動(dòng)會(huì)受到運(yùn)行時(shí)間的限制（隨著運(yùn)行時(shí)間增加，直方圖上的尾巴會(huì)升高）。

圖6.ADN4651的眼圖。

圖7. ADN4651的眼圖直方圖。

相比之下，確定性抖動(dòng)（DJ）的來源是有界限的，例如脈沖偏斜所導(dǎo)致的抖動(dòng)、數(shù)據(jù)相關(guān)抖動(dòng)（DDJ）和符碼間干擾（ISI）。脈沖偏斜源于高至低與低至高傳輸延遲之間的差異。這可以通過偏移交越實(shí)現(xiàn)可視化，即在0 V時(shí)，兩個(gè)邊沿分開（很容易通過圖7中直方圖內(nèi)的分隔看出來）。DDJ源于不同工作頻率時(shí)的傳輸延遲差異，而ISI源于前一躍遷頻率對當(dāng)前躍遷的影響（例如，邊沿時(shí)序在一連串的1s或0s與1010模式碼之后通常會(huì)有所不同）。

圖8.總抖動(dòng)貢獻(xiàn)來源。

圖8顯示如何充分估算特定誤碼率下的總抖動(dòng)（TJ@BER）。可以根據(jù)模型與測量所得的TIE分配之間的擬合狀態(tài)來計(jì)算隨機(jī)抖動(dòng)和確定性抖動(dòng)。此類模型中的一種是雙狄拉克模型，它假設(shè)高斯隨機(jī)分布與雙狄拉克δ函數(shù)卷積（兩個(gè)狄拉克δ函數(shù)之間的分隔距離對應(yīng)于確定性抖動(dòng)）。對于具有明顯確定性抖動(dòng)的TIE分布而言，該分布在視覺上近似于此模型。有一個(gè)難點(diǎn)是某些確定性抖動(dòng)會(huì)對高斯分量帶來影響，亦即雙狄拉克函數(shù)可能低估確定性抖動(dòng)，高估隨機(jī)抖動(dòng)。然而，兩者結(jié)合仍能精確估計(jì)特定誤碼率下的總抖動(dòng)。

隨機(jī)抖動(dòng)規(guī)定為高斯分布模型中的1 σ rms值，若要推斷更長的運(yùn)行長度（低BER），只需選擇適當(dāng)?shù)亩唳?，使其沿著分布的尾端移?dòng)足夠長的距離（例如，1 × 10-12位錯(cuò)誤需要14 σ）即可。接著加入DJ以提供TJ@BER的估計(jì)值。對于信號鏈中的多個(gè)元件，與其增加會(huì)導(dǎo)致高估抖動(dòng)的多個(gè)TJ值，不如將RJ值進(jìn)行幾何加總，將DJ值進(jìn)行代數(shù)加總，這樣將能針對完整的信號鏈提供更為合理的完整TJ@BER估計(jì)。

ADN4654的RJ、DJ和TJ@BER全都是分別指定的，依據(jù)多個(gè)單元的統(tǒng)計(jì)分析提供各自的最大值，藉以確保這些抖動(dòng)值在電源、溫度和工藝變化范圍內(nèi)都能維持。

圖9顯示ADN4654 LVDS隔離器的抖動(dòng)規(guī)格示例。對于隔離式DAQ信號鏈，附加相位抖動(dòng)是最重要的抖動(dòng)規(guī)格。附加相位抖動(dòng)與其他抖動(dòng)源一起使ADC孔徑抖動(dòng)增加，從而導(dǎo)致采樣時(shí)間不準(zhǔn)確。

圖9.ADN4654抖動(dòng)規(guī)格。

量化ADC的孔徑抖動(dòng)

孔徑抖動(dòng)是ADC的固有特性。這是由孔徑延遲中的樣本間變化引起的，與采樣事件中的誤差電壓對應(yīng)。在開關(guān)斷開的時(shí)刻，這種樣本間變化稱為“孔徑不確定性”或“孔徑抖動(dòng)”，通常用均方根皮秒（ps rms）來衡量。

在ADC中，如圖10和圖11所示，孔徑延遲時(shí)間以轉(zhuǎn)換器輸入作為基準(zhǔn)；應(yīng)考慮通過輸入緩沖器的模擬傳輸延遲ta的影響；以及通過開關(guān)驅(qū)動(dòng)器的數(shù)字延遲tdd的影響。以ADC輸入為基準(zhǔn)，孔徑時(shí)間ta’定義為前端緩沖器的模擬傳播延遲tda與開關(guān)驅(qū)動(dòng)器數(shù)字延遲tdd的時(shí)間差加上孔徑時(shí)間的一半ta/2。

圖10.ADC的采樣保持輸入級。

圖11.采樣保持波形和定義。

以ADAQ23875為例，孔徑抖動(dòng)僅約0.25 psRMS，如圖12所示。此規(guī)格通過設(shè)計(jì)保證，但未經(jīng)測試。

圖12.ADAQ23875孔徑抖動(dòng)。

整體采樣時(shí)鐘抖動(dòng)

量化圖3所示的四大模塊各自的抖動(dòng)貢獻(xiàn)之后，可以取四個(gè)抖動(dòng)源的和方根（RSS）來計(jì)算控制采樣保持開關(guān)的信號（或時(shí)鐘）的整體抖動(dòng)性能。

另一方面，如果使用了STA，則簡化的時(shí)鐘抖動(dòng)計(jì)算公式為：

采樣時(shí)鐘抖動(dòng)對SNR的影響

對控制采樣保持開關(guān)的信號的整體抖動(dòng)進(jìn)行量化之后，現(xiàn)在可以量化抖動(dòng)對DAQ信號鏈的SNR性能的影響程度。

圖13顯示采樣時(shí)鐘上的抖動(dòng)所造成的誤差。

圖13.采樣時(shí)鐘抖動(dòng)造成的影響。

通過下面的簡單分析，可以預(yù)測采樣時(shí)鐘抖動(dòng)對理想ADC的SNR的影響。

假設(shè)輸入信號由下式給出：

該信號的變化速率由下式給出：

將幅度2πfVO除以√2可以獲得dv/dt的rms。現(xiàn)在令ΔVrms = rms電壓誤差，Δt = rms孔徑抖動(dòng)tj，并代入這些值：

求解ΔVrms：

滿量程輸入正弦波的rms值為VO/√2。因此，rms信號與rms噪聲的比值（用dB表示）由頻率給出：

該公式假設(shè)ADC具有無限的分辨率，孔徑抖動(dòng)是決定SNR的唯一因素。圖14給出了該公式的圖形，它說明孔徑和采樣時(shí)鐘抖動(dòng)對SNR和ENOB有嚴(yán)重影響，特別是當(dāng)輸入/輸出較高時(shí)。

圖14.抖動(dòng)引起的數(shù)據(jù)轉(zhuǎn)換器理論SNR和ENOB與滿量程正弦波輸入頻率的關(guān)系。

ADAQ23875和ADN4654采樣時(shí)鐘抖動(dòng)理想SNR計(jì)算

ADAQ23875的孔徑抖動(dòng)（典型值）為250 fs rms，ADN4654的附加相位抖動(dòng)為387 fs rms （fOUT = 1 MHz）。在這種情況下，我們暫且不考慮參考時(shí)鐘和FPGA的抖動(dòng)貢獻(xiàn)。

現(xiàn)在，根據(jù)ADC和隔離器的抖動(dòng)規(guī)格，我們可以使用以下公式計(jì)算總rms抖動(dòng)：

圖14和圖15顯示了計(jì)算得出的隔離式精密高速DAQ系統(tǒng)的最大SNR和ENOB性能。SNR和ENOB隨輸入頻率降低，與圖13中所示的SNR理論圖一致。

圖15.針對ADAQ23875和ADN4654計(jì)算得出的SNR的最大值。

圖16.針對ADAQ23875和ADN4654計(jì)算得出的ENOB的最大值。

結(jié)論

控制ADC中采樣保持開關(guān)的信號（或時(shí)鐘）中的抖動(dòng)會(huì)影響精密高速DAQ信號鏈的SNR性能。在選擇組成時(shí)鐘信號鏈的各個(gè)部件時(shí)，了解會(huì)使總抖動(dòng)增加的各種誤差源非常重要。

當(dāng)應(yīng)用需要將DAQ信號鏈與背板隔離時(shí)，選擇低附加抖動(dòng)數(shù)字隔離器是保持出色的SNR性能的關(guān)鍵。ADI提供低抖動(dòng)LVDS隔離器，可幫助系統(tǒng)設(shè)計(jì)人員在隔離信號鏈架構(gòu)中實(shí)現(xiàn)高SNR性能。

參考時(shí)鐘是采樣時(shí)鐘抖動(dòng)的第一來源，所以需使用低抖動(dòng)參考時(shí)鐘以實(shí)現(xiàn)隔離高速DAQ的出色性能。此外，還需確保FPGA和參考時(shí)鐘之間路徑的信號完整性，避免路徑本身帶來額外誤差。

致謝

作者感謝Michael Hennessy和Stuart Servis對本文的技術(shù)貢獻(xiàn)。

參考資料

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Derek Redmayne、Eric Trelewicz和Alison Smith?！傲私鈺r(shí)鐘抖動(dòng)對高速ADC的影響。”ADI公司，2006年。

作者簡介

Lloben Paculanan是ADI菲律賓GT公司的產(chǎn)品應(yīng)用工程師。他于2000年加入ADI公司，先后擔(dān)任多個(gè)測試硬件開發(fā)和應(yīng)用工程職位；一直從事精密高速信號鏈μModule開發(fā)。他擁有美國澤維爾大學(xué)Ateneo de Cagayan學(xué)院工業(yè)工程技術(shù)學(xué)士學(xué)位，以及Enverga University的計(jì)算機(jī)工程學(xué)士學(xué)位。聯(lián)系方式：lloben.paculanan@analog.com。

John Neeko Garlitos是ADI公司的信號鏈μModule解決方案產(chǎn)品應(yīng)用工程師。他從事信號鏈μModule開發(fā)，以及適用于Circuits from the Lab和參考電路的嵌入式軟件工作。他于2017年開始在ADI菲律賓GT公司工作。他擁有菲律賓科技大學(xué)沙鄢分校電子工程理學(xué)士學(xué)位，以及菲律賓迪里曼大學(xué)電子工程碩士學(xué)位。