導(dǎo)讀:移動(dòng)數(shù)據(jù)的迅速攀升、蓬勃發(fā)展的人工智能及機(jī)器學(xué)習(xí)(AI / ML)應(yīng)用,以及 5G 通信對(duì)帶寬前所未有的需求,導(dǎo)致對(duì)現(xiàn)有云數(shù)據(jù)中心的服務(wù)器、存儲(chǔ)和網(wǎng)絡(luò)架構(gòu)形成了巨大壓力。這些頗具挑戰(zhàn)性的應(yīng)用需要高 I / O 帶寬和低延遲通信的支持。112G SerDes 技術(shù)具有卓越的長距性能、優(yōu)秀的設(shè)計(jì)裕度、優(yōu)化的功耗和面積,是下一代云網(wǎng)絡(luò)、AI / ML 和 5G 無線應(yīng)用的理想選擇。由于更小的 UI 和更低的 SNR,在采用 112G 數(shù)據(jù)速率的過程中會(huì)遇到更大的挑戰(zhàn)。解決這一問題需要綜合考慮 RX / TX 規(guī)范、串?dāng)_、抖動(dòng)、碼間干擾(ISI)和噪聲等多種因素,IEEE 標(biāo)準(zhǔn)也推出了通道運(yùn)行裕度(COM)和有效回波損耗(ERL)作為測(cè)量標(biāo)準(zhǔn),用于檢查高速串行系統(tǒng)的互操作裕度。
體現(xiàn)到信號(hào)完整性工程師的實(shí)際工作中,一項(xiàng)重要內(nèi)容就是要分析和優(yōu)化無源鏈路中的阻抗連續(xù)性和不同信號(hào)之間的串?dāng)_。封裝基板上的Core層過孔和BGA焊盤區(qū)域,是封裝上影響最大的阻抗不連續(xù)段,同時(shí),這個(gè)區(qū)域因?yàn)橛斜容^長的過孔縱向耦合,也是最容易引入串?dāng)_的地方,是我們需要重點(diǎn)優(yōu)化的。本文我們將聚焦封裝Core層過孔的阻抗連續(xù)性優(yōu)化。
一、封裝過孔區(qū)域的阻抗特性分析
下圖是一個(gè)典型的封裝Core過孔和BGA焊盤區(qū)域的差分回波損耗結(jié)果。在奈奎斯特頻率以下的差模-差模回?fù)p都已基本控制到-20dB以下。
我們?cè)倏聪缕鋵?duì)應(yīng)的TDR結(jié)果??梢钥吹綄?shí)際阻抗并不是很靠近目標(biāo)值90歐姆的一條直線,而是存在多個(gè)阻抗不連續(xù)點(diǎn)。
我們可以結(jié)合Layout結(jié)構(gòu)來理解其中的各段阻抗變化。首先看下阻抗最低的D點(diǎn),這個(gè)地方對(duì)應(yīng)的是BGA焊盤區(qū)域。一般要控制差分阻抗90歐,差分走線的線寬在25-30um左右,而BGA焊盤的直徑會(huì)有500-600um,所以這里最容易出現(xiàn)阻抗偏低的情況,需要把相鄰的幾層平面挖空。
另外一個(gè)阻抗較低的B點(diǎn)是Core層過孔的焊盤位置。這個(gè)焊盤的直徑一般是250-350um,也是比走線線寬高 了一個(gè)數(shù)量級(jí),所以這里也要對(duì)相鄰幾層的平面做挖空處理。
C點(diǎn)區(qū)域是Core過孔的筒身部分。這部分會(huì)根據(jù)不同的筒身高度(Core層厚度)、相鄰層挖空大小/層數(shù)、周圍回流地孔的距離/數(shù)量等體現(xiàn)出容性或者感性。
最開始的阻抗較大的A點(diǎn)是走線在回流平面挖空區(qū)域部分。這個(gè)地方因?yàn)橄噜弻佣纪诳盏簦凑詹罘志€寬量級(jí)的寬度布線,就會(huì)出現(xiàn)實(shí)際阻抗比目標(biāo)值高的情況。
二、封裝過孔分析案例自動(dòng)化建模
如上所述,封裝Core層過孔和BGA焊盤區(qū)域的多個(gè)布線參數(shù)都會(huì)影響這段鏈路的阻抗連續(xù)性,而且鏈路上不同組件對(duì)這些參數(shù)的調(diào)整方向需求有的還相互沖突,需要綜合權(quán)衡。這么多參數(shù)需要調(diào)整,不可能把所有的組合都先在封裝工具中設(shè)計(jì)出來再逐一用仿真工具提取模型進(jìn)行分析。比較常見的做法是由資深的SI工程師根據(jù)經(jīng)驗(yàn)判斷最關(guān)鍵的參數(shù)和大致的取值范圍,請(qǐng)封裝設(shè)計(jì)工程師做幾種不同的場(chǎng)景,然后在這基礎(chǔ)上把各層挖空大小做成變量進(jìn)行掃描,或者根據(jù)仿真結(jié)果手動(dòng)迭代調(diào)整參數(shù)。但是,這種做法存在很多限制:首先是嚴(yán)重依賴資深工程師的經(jīng)驗(yàn);其次是受項(xiàng)目交付周期限制,實(shí)際能覆蓋到的參數(shù)組合和調(diào)整范圍空間都比較有限;最后,如果出線層、疊層、材料、管腳排布、信號(hào)速率等發(fā)生變化,這些參數(shù)調(diào)整的結(jié)論不能直接復(fù)用,重新建模分析又非常消耗時(shí)間。
筆者的做法是利用仿真工具強(qiáng)大的參數(shù)表達(dá)式功能,編寫Python腳本,讀入PadStack、疊層材料、Pin Map等信息,自動(dòng)創(chuàng)建封裝過孔優(yōu)化工程,把上述各種參數(shù),包括過孔間距、挖空區(qū)域大小、挖空層數(shù)、回流過孔方式、回流過孔距離、挖空區(qū)域走線線寬等,都在模型中做成可掃描的參數(shù)。這樣,調(diào)整參數(shù)時(shí)只要在仿真工具中修改數(shù)值,整個(gè)仿真結(jié)構(gòu)也會(huì)跟著改動(dòng),不需要返回封裝設(shè)計(jì)工具進(jìn)行調(diào)整,更加方便快捷。而且,不管疊層、材料、管腳排布等如何變化,只要簡單修改輸入配置文件,十分鐘就能完成新的仿真工程建模。
三、設(shè)計(jì)參數(shù)自動(dòng)化/智能化調(diào)整
完成仿真工程建模后,下一步就是要調(diào)整設(shè)計(jì)樣式的選擇和各設(shè)計(jì)參數(shù)的取值,以優(yōu)化阻抗連續(xù)性和串?dāng)_大小。這里會(huì)遇到一個(gè)問題,就是由于參數(shù)數(shù)量多,每個(gè)參數(shù)還有各自的取值范圍,即便SI工程師根據(jù)經(jīng)驗(yàn)固定某些參數(shù)的數(shù)值或者綁定不同參數(shù)同步變化進(jìn)行簡化,各參數(shù)排列組合后的取值空間很可能依然是巨大的。以5個(gè)獨(dú)立變量,每個(gè)變量10個(gè)掃描數(shù)值來計(jì)算,排列組合的取值空間就達(dá)到10^5=100,000個(gè),這個(gè)數(shù)量級(jí)根本不可能在實(shí)際項(xiàng)目交付過程中去遍歷。即使是每個(gè)變量只有5個(gè)掃描數(shù)值,排列組合的取值空間也達(dá)到5^5=3125個(gè),很難遍歷完成。因此,一般的做法還是需要SI工程師手動(dòng)進(jìn)行”調(diào)整參數(shù)”->”仿真”->”分析結(jié)果”->”調(diào)整參數(shù)”->”仿真“的迭代,受到項(xiàng)目交付周期和有效仿真/分析時(shí)間的限制,實(shí)際能完成的迭代次數(shù)非常有限,通常都不見得能找到最優(yōu)解。
隨著仿真工具的發(fā)展,現(xiàn)在調(diào)參這個(gè)難題可以交給AI引擎來自動(dòng)實(shí)現(xiàn)。這里我們利用Cadence最新推出的Optimality Intelligent System Explorer智能優(yōu)化引擎來完成封裝過孔優(yōu)化。在Cadence Clarity 3D Solver仿真工具中打開通過腳本創(chuàng)建出來的仿真工程,通過菜單欄命令打開Optimality Explorer優(yōu)化引擎,接下來只需要設(shè)置好需要調(diào)整哪些參數(shù)、每個(gè)參數(shù)的取值范圍,然后定義好我們要優(yōu)化的目標(biāo)、設(shè)置并行跑的任務(wù)數(shù)量和仿真服務(wù)器資源,剩下的就是等Optimality Explorer根據(jù)機(jī)器學(xué)習(xí)算法自動(dòng)完成” 調(diào)整參數(shù)”->” 仿真”->” 分析結(jié)果”->” 調(diào)整參數(shù)”->” 仿真 “的迭代,最終得到我們想要的優(yōu)化結(jié)果了。
值得一提的是,Optimality Explorer除了官方給出的一些常用的插損、回?fù)p、串?dāng)_、TDR等優(yōu)化目標(biāo),還支持Python接口,可以用Python自定義任意的目標(biāo)函數(shù),比如本例我們用了自定義的TDR指標(biāo)作為優(yōu)化目標(biāo),綜合考慮了TDR結(jié)果中的阻抗偏差最大值、阻抗偏差峰峰值、偏差阻抗長度等指標(biāo)。
Optimality Explorer的收斂曲線如下。經(jīng)過幾十次迭代后,得到的仿真結(jié)果TDR指標(biāo)就已經(jīng)優(yōu)于工程師手動(dòng)迭代的結(jié)果。因?yàn)槭枪ぞ咦詣?dòng)調(diào)參,不需要工程師干預(yù),我們可以按原定設(shè)置最大迭代次數(shù)繼續(xù)進(jìn)行優(yōu)化,進(jìn)一步得到更優(yōu)化的結(jié)果。
審核編輯:湯梓紅
-
封裝
+關(guān)注
關(guān)注
128文章
8363瀏覽量
144451 -
Core
+關(guān)注
關(guān)注
0文章
175瀏覽量
43350 -
BGA
+關(guān)注
關(guān)注
5文章
558瀏覽量
47957 -
過孔
+關(guān)注
關(guān)注
2文章
207瀏覽量
22163
原文標(biāo)題:自動(dòng)化建模和優(yōu)化112G封裝過孔——封裝Core層過孔和BGA焊盤區(qū)域的阻抗優(yōu)化
文章出處:【微信號(hào):sim_ol,微信公眾號(hào):模擬在線】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。
發(fā)布評(píng)論請(qǐng)先 登錄
相關(guān)推薦
焊盤和過孔
高速差分過孔之間的串?dāng)_分析及優(yōu)化
用于嵌入式設(shè)計(jì)的BGA封裝技術(shù)
過孔焊盤如何擺放
PCB Layout中焊盤和過孔的設(shè)計(jì)標(biāo)準(zhǔn)及工藝要求
如何區(qū)別焊盤和過孔_過孔與焊盤的區(qū)別

焊盤和過孔的區(qū)別
PCB設(shè)計(jì):焊盤和過孔差異分析
pcb設(shè)計(jì):過孔阻抗忽高忽低的問題
PCB焊盤和過孔的設(shè)計(jì)標(biāo)準(zhǔn)及工藝要求
TQFN封裝導(dǎo)熱焊盤過孔設(shè)計(jì)指南

PCB中過孔應(yīng)注意哪些問題?焊盤能否放過孔?
當(dāng)DeepSeek被問到:如何優(yōu)化112Gbps信號(hào)過孔阻抗?

評(píng)論