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競(jìng)爭(zhēng)冒險(xiǎn)：在組合電路中，當(dāng)邏輯門(mén)有兩個(gè)互補(bǔ)輸入信號(hào)同時(shí)向相反狀態(tài)變化時(shí)，輸出端可能產(chǎn)生過(guò)渡干擾脈沖的現(xiàn)象，稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)。那么 FPGA 產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因是什么呢？ 信號(hào)在 FPGA 器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。 延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān) 同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響 信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間 。由于以上存在的因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱(chēng)為毛刺 。如果一個(gè)組合邏輯電路中有毛刺出現(xiàn)，就說(shuō)明該電路存在冒險(xiǎn) 。與分立元件不同，由于 PLD 內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級(jí)傳遞，因此毛刺現(xiàn)象在 PLD 、 FPGA 設(shè)計(jì)中尤為突出 。 毛刺的累加 將會(huì)影響整個(gè)設(shè)計(jì)的可靠性和精確性 。因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是 FPGA 設(shè)計(jì)人員必須要考慮的問(wèn)題。 接下來(lái)我們就要考慮如何消除冒險(xiǎn) ，消除冒險(xiǎn)的方式有一下幾種： 1、利用冗余項(xiàng)消除毛刺 函數(shù)式和真值表所描述的是靜態(tài)邏輯，而競(jìng)爭(zhēng)則是從一種 穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過(guò)程。因此競(jìng)爭(zhēng)是動(dòng)態(tài)過(guò)程，它發(fā)生在輸入變量變化時(shí)。此時(shí)，修改卡諾圖，增加多余項(xiàng)，在卡諾圖的兩圓相切處增加一個(gè)圓，可以消除邏輯冒險(xiǎn)。但該法對(duì)于計(jì)數(shù)器型產(chǎn)生的毛刺是無(wú)法消除的。 2、采用格雷碼 我們可以通過(guò)改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來(lái)減少毛刺的發(fā)生。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變 消除了競(jìng)爭(zhēng)冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。 3、采樣法 由于冒險(xiǎn)出現(xiàn)在變量發(fā)生變化的時(shí)刻，如果待信號(hào)穩(wěn)定之后加入取樣脈沖，那么就只有在取樣脈沖作用期間輸出的信號(hào)才能有效。這樣可以避免產(chǎn)生的毛刺影響輸出波形。 一般說(shuō)來(lái)，冒險(xiǎn)出現(xiàn)在信號(hào)發(fā)生電平轉(zhuǎn)換的時(shí)刻，也就是說(shuō)在輸出信號(hào)的建立時(shí)間內(nèi)會(huì)發(fā)生冒險(xiǎn)，而在輸出信號(hào) 的保持時(shí)間內(nèi)是不會(huì)有毛刺信號(hào)出現(xiàn)的。如果在輸出信號(hào)的保持時(shí)間內(nèi)對(duì)其進(jìn)行采樣，就可以消除毛刺信號(hào)的影響。 4、吸收法 增加輸出濾波，在輸出端接上小電容Ｃ可以濾除毛刺 。但輸出波形的前后沿將變壞，在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路，該方法不宜在中間級(jí)使用。 5、延遲辦法 因?yàn)槊套罱K是由于延遲造成的，所以可以找出產(chǎn)生延遲的支路。對(duì)于相對(duì)延遲小的支路，加上毛刺寬度 的延遲可以消除毛刺。 還可以用高頻時(shí)鐘來(lái)驅(qū)動(dòng)一移位寄存器，待延時(shí)信號(hào)作數(shù)據(jù)輸入，按所需延時(shí)正確設(shè)置移位寄存器的級(jí)數(shù) ，移位寄存器的輸出即為延時(shí)后的信號(hào)。 當(dāng)然最好的就是，在設(shè)計(jì)之初，就對(duì)競(jìng)爭(zhēng)冒險(xiǎn)進(jìn)行規(guī)避，具體規(guī)避方法有： 1、在設(shè)計(jì)中每一個(gè)模塊中只用一個(gè)時(shí)鐘，避免使用多時(shí)鐘設(shè)計(jì)，同時(shí)避免使用主時(shí)鐘分頻后的二次時(shí)鐘作為時(shí)序器件的時(shí)鐘輸入， 因?yàn)闀r(shí)鐘偏斜會(huì)比較大 。 2、設(shè)計(jì)譯碼邏輯電路時(shí)必須十分小心，因?yàn)樽g碼器和比較器本身會(huì)產(chǎn)生尖峰，容易產(chǎn)生毛刺，把譯碼器或比較器的輸出直接連到時(shí)鐘輸入端或異步清除端，會(huì)造成嚴(yán)重的后果。 3、在設(shè)計(jì)中 應(yīng)該盡量避免隱含 RS 觸發(fā)器的出現(xiàn)。一般要控制輸出被直接反饋到輸入端，采用反饋環(huán)路會(huì)出現(xiàn)隱含 RS 觸發(fā)器，其對(duì)輸入尖峰和假信號(hào)很敏感，輸入端有任何變化都有可能使輸出值立刻改變，此時(shí)易造成毛刺的產(chǎn)生，導(dǎo)致時(shí)序的嚴(yán)重混亂。 4、在設(shè)計(jì)電路時(shí) 要用寄存器和觸發(fā)器設(shè)計(jì)電路，盡量不要用鎖存器，因它對(duì)輸入信號(hào)的毛刺太敏感。如果堅(jiān)持用鎖存器設(shè)計(jì)必須保證輸入信號(hào)絕對(duì)沒(méi)有毛刺，且滿(mǎn)足保持時(shí)間。 5、在設(shè)計(jì)中充分利用資源 ，因?yàn)?大部分 FPGA 器件都為時(shí)鐘、復(fù)位、預(yù)置等信號(hào)提供特殊的全局布線資源，要充分利用這些資源。 6、在設(shè)計(jì)中 不論是控制信號(hào)還是地址總線信號(hào)、數(shù)據(jù)總線信號(hào)，都要采用另外的寄存器，以使內(nèi)部歪斜的數(shù)據(jù)變成同步數(shù)據(jù)。 7、在設(shè)計(jì)中 應(yīng)該盡 量避免使用延遲線，因它對(duì)工藝過(guò)程的變化極為敏感，會(huì)大大降低電路的穩(wěn)定性和可靠性，并將為測(cè)試帶來(lái)麻煩。 8、在設(shè)計(jì)中 對(duì)所有模塊的輸入時(shí)鐘、輸入信號(hào)、輸出信號(hào)都用Ｄ觸發(fā)器或寄存器進(jìn)行同步處理，即輸出信號(hào)直接來(lái)自觸發(fā)器或寄存器的輸出端。這樣可以消除尖峰和毛刺信號(hào)。