如今,由于系統和擴展復雜性不斷增加,高性能計算(HPC)、人工智能和汽車等應用的變革前景充滿了挑戰,而Multi-Die系統(集成多個異構裸片或小芯片)可以幫助應對。通過在單個封裝中集成多個裸片,開發者可以高效地創造功能更加先進的創新產品,重復使用經驗證的裸片以降低風險,縮短產品上市時間,并快速打造系統功耗和性能都經過優化的新產品型號。隨著先進封裝技術的出現,再加上基于標準的IP以及針對此類架構優化的芯片設計和驗證工具流程等等,Multi-Die系統的開發變得更加簡單。
隨著市場對該架構的需求日益增長,加上支持該架構的生態系統不斷發展和成熟,2023年是Multi-Die系統發展中極為重要的一年。通過與生態系統的密切合作,新思科技提供了一個包含IP和EDA工具的綜合解決方案,幫助簡化這些系統的開發工作。UCIe:互操作性的基石
UCIe與其他新興Die-to-Die規范不同的是,它為Die-to-Die互連定義了一個完整的堆棧。這確保了兼容設備之間的互操作性。該標準提供了非常引人注目的性能指標,并支持各種先進封裝(硅中介層、硅橋和RDL扇出)和標準封裝(有機基板和層壓板)。在UCIe涵蓋的三個堆棧層中,PHY層為封裝介質提供電氣接口。
單片片上系統(SoC)的設計過程通常是按照從IP到芯片再到封裝的順序進行的。但在設計Multi-Die系統時,開發者需要采用整體性方法,以便考慮所有相互依賴關系。換言之,裸片接口設計與要采用的封裝之間緊密相關。新思科技的UCIe PHY IP采用了一種靈活的架構,能夠同時支持先進和標準的封裝技術,帶寬效率最高可達5Tbps/mm。該IP是完整UCIe解決方案的一部分,包括控制器IP和驗證IP。UCIe控制器IP支持PCI Express和CXL等通用協議,并通過流媒體協議實現安全、低延遲的NoC到NoC鏈接。UCIe驗證解決方案、驗證IP及用于仿真和硬件輔助平臺的事務處理器,包括ZeBu硬件加速系統和HAPS原型解決方案,可以幫助基于UCIe的互連系統更快地實現驗證收斂。
UCIe PHY IP是與新思科技3DIC Compiler平臺協同開發的,旨在提供專門的實現方案來使2.5D異構集成的UCIe布線實現自動化,從而提高生產力。
新思科技是UCIe聯盟的成員,與其他行業領導者一起為該規范的制定做出了貢獻。新思科技在Multi-Die系統架構方面擁有深厚的專業知識,其綜合Multi-Die系統解決方案就是一個很好的例證。該解決方案旨在幫助開發者更快地集成異構芯片。新思科技將繼續與臺積公司合作,使UCIe IP適配更多的工藝節點和封裝技術,同時也會與其他主要代工廠開展類似的合作。新思科技的IP產品組合提供完整的Die-to-Die IP解決方案,包括112G XSR控制器和PHY IP以及高級接口總線(AIB)PHY IP。
驅動Multi-Die系統設計
取得成功
隨著各種計算密集型應用的出現,市場對芯片的需求不斷增長,然而單片SoC制造已經接近了極限尺寸。Multi-Die系統為此提供了一種解決方案,它不僅能以經濟高效的方式快速擴展系統功能,而且還能降低風險和系統功耗,并縮短產品上市時間。我們已經在市場上發現了數十種Multi-Die系統設計,很明顯,這種架構正迅速成為芯片設計的首選架構,特別是對從事HPC、超大規模數據中心、高等級自動駕駛汽車和移動設備的設計團隊而言。
為了推動Multi-Die系統的發展,市場上出現了許多先進的技術,UCIe就是其中之一。通過確保互操作性,UCIe隨時準備為真正開放的Multi-Die生態系統鋪平道路。
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原文標題:Multi-Die系統設計里程碑:UCIe PHY IP在臺積公司N3E工藝上成功流片
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