本文要點：

掌握信號完整性基礎知識

實現良好信號完整性的 PCB layout 技術

有助于提高信號完整性的 layout 工具和功能

誠信 (integrity) 的本質特征之一是始終如一、不妥協、值得信賴。在現代電子設備和系統中，高速電信號的質量也得講究“誠信”，不過其定義是 integrity 的另一涵義——完整性。如果信號質量下降或信號完整性表現不佳，就可能無法達到預期目的。這會導致設計的電子產品出現各種問題，如間歇性故障，甚至徹底無法運行。

為避免此類中斷和故障，需要根據特定的設計標準對 PCB 進行布局和布線，創建最有利于傳輸高速信號的環境。這涉及 PCB 設計的方方面面，包括所使用的元件、原始電路板的制造以及元件的擺放和連接方式。要成功設計高速電子產品，設計人員必須了解信號完整性的基礎知識。

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信號完整性不佳可能導致的問題

干擾可能對電子設備運行產生巨大影響。比如說，坐飛機時手機需要關機、收音機受到干擾會傳出靜電噪聲；一些老式電腦會產生大量的電磁干擾，最終只能退出市場。信號完整性不佳導致的大多數問題更加隱蔽——性能可能偶爾出現故障，數據可能丟失，甚至設備都可能無法運行。這些問題的根源通常都可以追溯到信號完整性問題。

電子設備中的信號速度越來越快，更容易受到各種干擾，包括阻抗失配導致的信號反射、地彈和串擾。如果不專門針對這些問題去設計電路板的布局，信號惡化會愈演愈烈，直至電路板無法按預期正常工作。此外，電路板的設計還必須確保不會給自身電路或附近的電子設備帶來信號完整性問題。在針對這些問題下手設計之前，首先要了解一些關鍵的信號完整性基本知識。

恰當的約束規則設置有助于高速設計的成功

*本視頻可能錄制于產品用戶界面更新之前，也可能基于更早版本錄制；視頻中的概念和工作流程仍適用于產品當前最新版本。

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必備的信號完整性基本知識

導致電路板上的信號質量下降有多種類別的影響因素。以下四種值得關注。

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電磁干擾（EMI）

如果在電路板上布設高頻信號時未加謹慎，就會產生 EMI 輻射。不僅走線的長度和配置會造成問題，走線和過孔殘樁也會起到天線的作用。EMI 的另一個來源是信號返回路徑，該路徑最好位于相鄰的參考平面上。如果返回路徑受阻，信號在尋找返回信號源的路徑時就會輻射出更多的噪聲。

02

串擾（Crosstalk）

相距太近的高速走線可能會意外耦合，導致一個信號壓倒另一個信號。這種串擾會導致受害者信號模仿攻擊者信號的特性，無法完成其預期的作用。不僅并排布線會產生串擾，在電路板相鄰的層上并行布線也會產生串擾。這種串擾被稱為“寬邊耦合”，這也是大多數電路板設計在相鄰層上交替進行水平和垂直布線的原因。

03

同步開關噪聲（地彈）

電路板上有眾多元件在高電平和低電平狀態之間切換，切換到低電平狀態時，電壓電平可能無法完全恢復到接地電位。如果低電平狀態的電壓電平反彈過高，信號的低電平狀態可能會被誤認為是高電平狀態。這種情況大量且同時地發生的話，可能會導致錯誤切換或雙重切換，干擾電路的運行。

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阻抗失配

敏感的高速傳輸線路的均勻性發生變化會導致信號反射，從而破壞信號的完整性。在沒有妥善關注阻抗值的情況下布線，不同電路板區域的阻抗值會根據各種條件發生變化。要正確布設受控阻抗的敏感走線，需要合理設計層疊、走線寬度和間隙。

明確了信號完整性的主要問題后，可以通過哪些 PCB 設計方法來解決呢？

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增強信號完整性的 PCB 設計方法

1. PCB 層疊設置和器件布局

PCB 的信號完整性問題通常是由于信號返回路徑不當。返回路徑不能有障礙物，而且需要位于相鄰的參考平面層上，以獲得更好的信號完整性。要實現這種配置，需要在電路板層疊中設置專用的層，用于微帶線或帶狀線配置的敏感高速布線和相鄰參考平面。微帶線配置由表面走線和下面的單個平面組成，而帶狀線走線則在內部布線，夾在兩個參考平面之間。

微帶線和帶狀線層配置對信號完整性的影響

相鄰參考平面和清晰的返回路徑對所有信號都有益處，不過對于必須以受控阻抗布線的敏感信號來說，這一點變得更加重要。要確定用于受控阻抗布線的走線寬度，就需要計算介質厚度、介電常數以及走線厚度。若改變電路板層疊或用于 PCB 制造的材料，上述計算結果就會改變，因此設計人員必須在 layout 開始前確定電路板的 layout 配置。除此之外，受控阻抗走線采用哪種微帶線或帶狀線配置進行布線，也會影響計算結果（如上圖所示）。

電路板層層疊配置確定后，下一步就是在電路板上擺放器件。許多高速電路由多個網絡組成，這些網絡從一個器件的驅動引腳開始，穿過其他器件，在最后一個器件的負載引腳處終止。如此形成的回路被稱為信號路徑。為了保持信號的完整性，必須按照原理圖中的詳細說明，依次擺放部件，以便引腳之間實現最短的點對點連接。其他器件，如處理器和內存芯片，需要有足夠大的間距，以滿足所有布線拓撲結構的需要，但距離又要足夠近，以實現短連接。

器件擺放注意事項

在擺放高速電路時，應遵循原理圖的邏輯流程。

在處理器和存儲器件的每個電源引腳附近擺放旁路電容器。

為逃逸布線和總線布線留出空間。

遵守裝配商的可制造性設計 (DFM) 規則。

確保運行時會發熱的器件能夠有效散熱。

在電路板上擺放好器件后，下一步就是布線。

2.電路板布線和參考平面

此時就可以開始布線。要保證信號完整性良好，走線與器件的位置密切相關。例如，逃逸布線必須精心設計，確保所有信號妥當連接，以及相關器件（如旁路電容）盡可能靠近引腳。針對引腳數量眾多的 BGA，許多設計需要依靠盤中孔 (via-in-pad) 來確保連接簡短，并為布線留出更多空間。

妥當完成器件布局后，就可以進行高速電路布線了。

布線準則

信號路徑走線要簡短、直接。

敏感信號應盡可能布設在內部層上、緊鄰參考平面旁邊或位于參考平面之間。

時鐘線和其他敏感高速信號應盡可能與其他走線分開。間距應為所用走線寬度的三倍，這條經驗法則屢試不爽。

差分對布線要緊密相鄰，不要在過孔等障礙物周圍拆散差分對。

對長度必須匹配的一組網絡進行布線時，先從最長的連接開始，然后在其他連接上增加可以調節的繞線，與第一個連接相匹配。

不要讓敏感信號穿過電路的嘈雜區域，如電路板的模擬或電源部分。

留出足夠的空間，以便在需要時采用菊花鏈等特定布線拓撲結構。

盡可能減少過孔的使用，避免過孔長度和電感帶來更多信號完整性問題。

除了布線，還需要設計電路板的電源分配網絡 (PDN)。干凈的 PDN 對電源完整性至關重要，同時也有助于確保信號完整性。另外，高速傳輸線應避免穿過參考平面上的阻塞區域，否則電路板會產生更多電磁干擾，因為信號會四處游蕩，試圖找到返回信號源的清晰路徑。阻塞區域包括分割平面、電路板切口和密集的過孔區域，如下圖所示：

密集的過孔區域可能會堵塞參考平面上的信號返回路徑

設計出有良好信號完整性的電路板雖然復雜，但 CAD 工具可以助力設計人員提高效率，更好完成。

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有助于確保信號完整性的 layout 工具

當下的 PCB 設計系統包括許多實用的工具和功能，有助于確保設計具有良好的信號完整性。例如，Cadence Allegro PCB 設計軟件提供了一個規則系統，用于為器件、網絡、高速網絡和電氣屬性（阻抗、傳播延遲等）設置規則。此外，Sigrity Aurora 工具提供設計同步分析（In-design Analysis）功能，可將信號完整性、電源和電磁仿真無縫直接集成到 layout 環境中。

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