借助Cadence和Intel代工廠的聯(lián)手，我們成功開發(fā)并驗證了一套高度整合的先進(jìn)封裝工藝。押寶于嵌入式多晶粒互連橋接（EMIB）技術(shù)，以解決日益復(fù)雜的異構(gòu)集成多芯粒結(jié)構(gòu)。此舉意味著Intel客戶可以高效利用先進(jìn)封裝技術(shù)，助推高性能計算（HPC）、人工智能和移動設(shè)備計算等領(lǐng)域的設(shè)計空間革新發(fā)展。

Cadence Allegro? X APD（用以實現(xiàn)元件布局、信號/電源/接地布線、設(shè)計同步電氣分析、DFM/DFA及最后制造輸出）、Integrity? 3D-IC Platform 及其對應(yīng)的Integrity System Planner（負(fù)責(zé)系統(tǒng)級設(shè)計聚合、規(guī)劃和優(yōu)化）、Sigrity? 與Clarity?求解器（處理3D電磁提取、雙參數(shù)生成、早期和簽核信號完整性、直流/交流電源分析以及封裝模型提取）、Celsius?求解器（用于初始期和定案期的熱簽核/應(yīng)力分析）、Virtuoso? Studio（聚焦于EMIB橋接的信號/電源/接地布線問題）以及Pegasus? Verification System（主要用于DRC和SystemLVS的檢驗）等組件共同構(gòu)成這套先進(jìn)封裝流程。

“面對工程師們對多芯粒架構(gòu)和先進(jìn)封裝的關(guān)注度不斷提升，至關(guān)重要的是提供適當(dāng)?shù)脑O(shè)計工具和方法”，Cadence定制IC和PCB事業(yè)部研發(fā)副總裁Michael Jackson強(qiáng)調(diào)道，“Cadence和Intel的合作通過提供經(jīng)EMIB認(rèn)證的參考流程，引領(lǐng)了一條通往異構(gòu)集成解決方案的康莊大道。這套精心設(shè)計的流程將幫助雙方客戶輕松應(yīng)對現(xiàn)代電子設(shè)計的挑戰(zhàn)，穩(wěn)立科技市場前線。”

“對于得到無縫設(shè)計流程，盡早進(jìn)行熱、信號完整性和電源建模至為關(guān)鍵，”Intel代工廠副總裁Rahul Goyal評論道，“在項目初始階段就納入這些考量會讓工程師能同時進(jìn)行設(shè)計與驗證工作，從而避免可能出現(xiàn)的后繼工程拖延。此外，這種前置處理還有助于確認(rèn)設(shè)計的可行性，保證工程永遠(yuǎn)遵循預(yù)定的規(guī)范。”

這次戰(zhàn)略合作的目標(biāo)在于全面助力客戶，借助Intel技術(shù)降低其設(shè)計抗險能力。