概述
AD9524提供低功耗、多路輸出時鐘分配功能，具有低抖動性能，還配有片內集成鎖相環(PLL)和電壓控制振蕩器(VCO)。片內VCO的調諧頻率范圍為3.6 GHz至4.0 GHz。
數據表：*附件：AD9524 6路輸出、雙環路時鐘發生器技術.pdf

AD9524旨在滿足長期演進(LTE)和多載波GSM基站設計的時鐘要求。它依靠外部VCXO清除參考抖動，以滿足嚴格的低相位噪聲要求，從而獲得可接受的數據轉換器信噪比(SNR)性能。

輸入接收器、振蕩器和零延遲接收器支持單端和差分兩種操作。當連接到恢復的系統參考時鐘和VCXO時，器件產生1 MHz至1 GHz范圍內的6路低噪聲輸出，以及一路來自PLL1的專用緩沖輸出。一路時鐘輸出相對于另一路時鐘輸出的頻率和相位可通過分頻器相位選擇功能改變，該功能用作無抖動的時序粗調，其調整增量相當于VCO輸出信號的周期。

通過串行接口可以對封裝內EEPROM進行編程，以便存儲用于上電和芯片復位的用戶定義寄存器設置。

應用

• LTE和多載波GSM基站
• 無線和寬帶基礎設施
• 醫療儀器
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 低抖動、低相位噪聲時鐘分配
• SONET、10Ge、10G FC和其它10 Gbps協議的時鐘產生和轉換
• 前向糾錯(G.710)
• 高性能無線收發器
• 自動測試設備(ATE)和高性能儀器儀表

特性

• 輸出頻率：<1 MHz至1 GHz
• 啟動頻率精度：<±100 ppm（由VCXO參考精度決定）
• 零延遲操作
  輸入至輸出邊沿時序：<±150 ps
• 6路輸出：可配置為LVPECL、LVDS、HSTL和LVCMOS
• 6個具有零抖動可調延遲的專用輸出分頻器
• 可調延遲：63個分辨率步進，步長等于VCO輸出分頻器的?周期
• 輸出間偏斜：<±50 ps
• 針對奇數分頻器設置提供占空比校正
• 上電時所有輸出自動同步
• 非易失性EEPROM存儲配置設置
• 欲了解更多特性，請參考數據手冊

框圖

引腳配置描述

典型性能特征

工作原理

AD9524是一款采用基于整數N的鎖相環（PLL）的時鐘發生器。該器件架構由兩個級聯的PLL級組成。第一級PLL1，是一個整數除法PLL，它使用一個外部壓控晶體振蕩器（VCXO），最高可達250MHz。PLL1具有較窄的環路帶寬，可對輸入參考信號進行初始的抖動消除。第二級PLL2，是一個頻率乘法PLL，它將第一級的輸出頻率轉換到3.6GHz至4.0GHz的范圍。PLL2集成了一個基于整數的反饋分頻器，可實現整數倍頻?？删幊陶麛捣诸l器（1至1024）跟隨PLL2，最終確定1GHz的輸出頻率。

AD9524包含信號處理模塊，可在兩個參考輸入之間實現平滑切換。該電路會自動檢測參考輸入信號的存在。如果只有一個輸入存在，器件將其作為活動參考。如果兩個輸入都存在，其中一個將成為活動參考，另一個則成為備用參考。如果活動參考失效，電路會自動切換到備用參考（如果有），使其成為新的活動參考。

寄存器設置決定了在失效參考再次可用時采取的行動：是留在參考B上，還是恢復到參考A。如果可以使用其他參考，AD9524支持保持模式。參考選擇引腳（REF_SEL，引腳45）可用于手動選擇哪個參考處于活動狀態（見表43）。保持模式的精度取決于VCO在半電源電壓下的頻率穩定性。

任何分頻器設置都可通過串行編程端口進行編程，從而實現廣泛的輸入/輸出頻率比。這些分頻器還包括一個可編程延遲，可在需要時調整輸出信號的時序。

輸出端口與LVPECL、LVDS或HSTL邏輯電平兼容（見輸入/輸出端接建議部分）；然而，AD9524僅采用CMOS工藝實現。

每個PLL的環路濾波器都是集成且可編程的。兩個PLL環路濾波器中，每個僅需一個外部電容。

AD9524的工作溫度范圍為擴展工業溫度范圍 -40°C至85°C。

組件模塊 - 輸入PLL（PLL1）

PLL1 總體描述
從根本上講，輸入PLL（稱為PLL1）由鑒頻鑒相器（PFD）、電荷泵、無源環路濾波器以及外部VCO組成，它們在閉環中運行。

PLL1具有以約10Hz至100Hz的窄環路帶寬運行的靈活性。這種相對較窄的環路帶寬賦予AD9524抑制參考輸入抖動的能力。出現在PLL1上的抖動隨后會形成參考輸入系統時鐘的低相位噪聲版本。