文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文介紹了晶圓級(jí)扇入封裝相關(guān)原理。

晶圓級(jí)扇入封裝

在微電子行業(yè)飛速發(fā)展的背景下，封裝技術(shù)已成為連接芯片創(chuàng)新與系統(tǒng)應(yīng)用的核心紐帶。其核心價(jià)值不僅體現(xiàn)于物理防護(hù)與電氣/光學(xué)互聯(lián)等基礎(chǔ)功能，更在于應(yīng)對(duì)多元化市場(chǎng)需求的適應(yīng)性突破，本文著力介紹晶圓級(jí)扇入封裝，分述如下。

晶圓級(jí)封裝的發(fā)展

晶圓級(jí)扇入封裝技術(shù)

晶圓級(jí)封裝的發(fā)展

隨著移動(dòng)計(jì)算、高性能計(jì)算（HPC）及人工智能/機(jī)器學(xué)習(xí)（AI/ML）領(lǐng)域的爆發(fā)式增長，傳統(tǒng)封裝方案正面臨雙重革命性挑戰(zhàn)：內(nèi)部維度上，系統(tǒng)級(jí)芯片（SoC）需在有限空間內(nèi)實(shí)現(xiàn)晶體管密度與存儲(chǔ)容量的指數(shù)級(jí)擴(kuò)展。

外部維度上，移動(dòng)終端與HPC系統(tǒng)對(duì)性能、能效、散熱及微型化提出了近乎苛刻的要求。這驅(qū)動(dòng)著行業(yè)探索從單芯片封裝向異構(gòu)系統(tǒng)集成躍遷。

晶圓級(jí)封裝（WLP）與晶圓級(jí)系統(tǒng)集成（WLSI）技術(shù)在此背景下脫穎而出。依托晶圓級(jí)工藝的規(guī)模化優(yōu)勢(shì)，WLSI平臺(tái)通過低成本、超薄化與高集成度的解決方案，重新定義了系統(tǒng)級(jí)整合的邊界。

其技術(shù)突破集中體現(xiàn)為兩大方向：其一，深度摩爾定律（More Moore）路徑下，通過先進(jìn)封裝實(shí)現(xiàn)邏輯芯片的晶體管密度持續(xù)微縮；其二，超越摩爾定律（More than Moore）路徑中，將CMOS芯片與非硅基功能單元（如傳感器、光電器件）異構(gòu)集成，構(gòu)建單器件級(jí)多功能系統(tǒng)。這一模式轉(zhuǎn)變已催生出集成扇出（InFO）等標(biāo)志性技術(shù)，成為移動(dòng)計(jì)算領(lǐng)域的主流方案，并逐步向HPC場(chǎng)景延伸。

晶圓級(jí)扇入封裝技術(shù)

晶圓級(jí)封裝（WLP）作為先進(jìn)封裝技術(shù)的核心分支，通過直接在晶圓上完成封裝工藝，實(shí)現(xiàn)了系統(tǒng)微型化與成本優(yōu)化的雙重突破。

其技術(shù)體系包含扇入型（Fan-In）與扇出型（Fan-Out）兩大變體，本文僅聚焦扇入型WLP的技術(shù)特征與工程實(shí)踐。

封裝結(jié)構(gòu)與工藝流程

扇入型WLP采用"芯片級(jí)封裝"架構(gòu)，所有BGA焊球直接布局于硅芯片有效投影面積內(nèi)，無需額外基板或轉(zhuǎn)接板。典型工藝流程包含四步：

鈍化保護(hù)與RDL布線：在完成晶圓表面鈍化后，通過物理氣相沉積（PVD）制備鈦/銅種子層，電鍍銅形成再布線層（RDL），實(shí)現(xiàn)芯片I/O端口從密集焊盤區(qū)向封裝表面的扇入擴(kuò)展；

介電層成型：采用聚酰亞胺（PI）或聚雙苯并惡唑（PBO）等光敏聚合物構(gòu)建介電層，經(jīng)光刻工藝形成互連通孔與布線溝槽；

UBM制備：通過電鍍或化學(xué)鍍工藝沉積凸點(diǎn)下金屬化層（UBM），常用材料包括銅、鎳或ENEPIG合金，形成與BGA焊球的冶金結(jié)合界面；

焊球植入與切割：在晶圓級(jí)完成BGA焊球植球后，進(jìn)行晶圓切割獲得單顆封裝器件。

該工藝流程的精簡(jiǎn)性賦予扇入型WLP三大優(yōu)勢(shì)：封裝體尺寸與芯片尺寸1:1等比、工藝步驟較傳統(tǒng)封裝減少40%-60%、制造周期縮短至2-3天。

關(guān)鍵材料與結(jié)構(gòu)優(yōu)化

介電層設(shè)計(jì)：通過調(diào)節(jié)聚合物厚度（通常5-20μm）平衡機(jī)械緩沖與工藝精度。較厚介電層可緩解硅-PCB間熱膨脹系數(shù)失配（CTE mismatch）引發(fā)的熱應(yīng)力，但會(huì)增加光刻通孔成型難度；

RDL層級(jí)擴(kuò)展：?jiǎn)螌鱼~布線可滿足常規(guī)需求，雙層RDL結(jié)構(gòu)通過增加銅厚（≥5μm）提升機(jī)械可靠性，使芯片適用尺寸擴(kuò)展至10mm×10mm級(jí)別；

UBM成本管控：銅基UBM方案較傳統(tǒng)鎳/金體系成本降低30%-50%，但需優(yōu)化掩模數(shù)量（通常2-4層）以平衡工藝復(fù)雜度與良率。

可靠性挑戰(zhàn)與突破路徑

熱循環(huán)測(cè)試表明，硅-PCB界面CTE差異（硅4.3ppm/K vs. PCB 17ppm/K）導(dǎo)致的剪切應(yīng)力是主要失效機(jī)理，具體表現(xiàn)為：

尺寸效應(yīng)：芯片邊長超過8mm時(shí)，BGA焊球疲勞壽命呈指數(shù)下降；

應(yīng)力緩解方案：通過三維結(jié)構(gòu)優(yōu)化實(shí)現(xiàn)應(yīng)力分散：

增加封裝體高度（BGA球高≥0.3mm）提升中性點(diǎn)距離（DNP）；

采用柔性聚合物材料（模量＜2GPa）構(gòu)建可變形緩沖層；

優(yōu)化UBM焊盤形貌（圓形/環(huán)形設(shè)計(jì)）改善應(yīng)力分布。

大尺寸芯片封裝實(shí)現(xiàn)

工程實(shí)踐證實(shí)，通過協(xié)同優(yōu)化材料體系與結(jié)構(gòu)設(shè)計(jì)，可實(shí)現(xiàn)邊長達(dá)25.4mm（1英寸）的大尺寸扇入型WLP。

關(guān)鍵技術(shù)包括：

復(fù)合緩沖結(jié)構(gòu)：采用"介電層/RDL/UBM"三層復(fù)合緩沖，將熱循環(huán)壽命提升至1000次以上；

焊球強(qiáng)化技術(shù)：通過頸部聚合物包覆（Underfill Encapsulation）使焊球抗剪強(qiáng)度提升40%；

制造良率管控：在6mm×6mm以下尺寸可保持99%以上良率，8mm×8mm器件需引入缺陷檢測(cè)與激光修復(fù)工藝。

當(dāng)前行業(yè)實(shí)踐顯示，扇入型WLP在消費(fèi)電子領(lǐng)域形成標(biāo)準(zhǔn)化方案，而10mm×10mm以上尺寸則需權(quán)衡工藝成本與可靠性裕度，這推動(dòng)了扇出型WLP在高性能計(jì)算領(lǐng)域的迭代發(fā)展。