半導體產(chǎn)業(yè)正在迎來下一代存儲器技術(shù)的新紀元，幾大主要變化趨勢正在成形。這其中包括磁性隨機存儲器 （MRAM） 的出現(xiàn)。我將在幾篇相關(guān)文章中介紹推動MRAM 得以采用的背景，重點說明初始階段面臨的一些挑戰(zhàn)，并探討實現(xiàn) STT MRAM 商業(yè)可行性的進展。

應(yīng)用材料公司為實現(xiàn) STT MRAM 的制造提供了多項重要創(chuàng)新，包括基于Endura平臺上的PVD創(chuàng)新以及特別的蝕刻技術(shù)。利用這些新技術(shù)并借助梅丹技術(shù)中心的設(shè)施來加工并測試器件陣列，我們驗證了 STT MRAM 的性能和可擴展性。

如今，除了邏輯元件和其他專用電路元件外，典型的微控制器 （MCU） 包括用作工作存儲器的 SRAM 和用作儲存存儲器的閃存。當前業(yè)界遇到的閃存問題是，要將浮柵 （FG） 的制造工藝對邏輯門性能的影響降到最低（圖 1）。為此，制造商通常會使用多達 10 個的額外掩膜層，這必然會增加其復(fù)雜性和成本。在 《28nm 的節(jié)點， 邏輯部分的工藝將遷移到高 k 柵介質(zhì)/金屬柵極（HKMG），由于 HKMG 的熱預(yù)算有限，將導致工藝集成更為復(fù)雜。

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圖 1：帶閃存（左）和 STT MRAM（右）的 MCU 集成方案

另一方面，在后端工藝 （BEOL） 中集成自旋轉(zhuǎn)移矩 MRAM （STT MRAM） 較為容易，只需要3個額外的掩膜（圖 1）。此外，與 STT MRAM 相比，閃存的能耗較大。STT MRAM 具有前景的特性（快速、非易失性、低功耗和在低溫下易于實現(xiàn) BEOL 集成）使大多數(shù)主要邏輯和存儲器廠商開始逐步開發(fā) STT MRAM 技術(shù)。除 MCU 外，由于 STT MRAM 可以實現(xiàn)相比于 SRAM 更高的密度，STT MRAM也正在被開發(fā)用于取代 SRAM，用作 《10nm 節(jié)點的最后級緩存。

STT MRAM 的每個存儲單元都由磁隧道結(jié) （MTJ） 組成，其最基本的形式是由夾在兩個磁性薄膜（約 10-30? 厚的 CoFeB）間的薄介質(zhì)隧穿勢壘膜（約 10? 厚的 MgO）組成。在 MTJ 堆疊中實際有許多額外的薄膜層（參見示例中的圖 2a），并且自 2007 年以來已作為硬盤驅(qū)動器 （HDD） 中的讀取傳感器進行制造。

圖 2：（a） pMTJ 堆疊細節(jié)、（b） 和 （c） 所示為 pMTJ 陣列的橫截面圖和俯視圖

但是，針對 HDD 中單獨的 MTJ 器件與 STT MRAM 中垂直 MTJ （pMTJ） 器件陣列的要求是完全不同的。關(guān)于pMTJ 薄膜堆疊層沉積和蝕刻工藝設(shè)備的創(chuàng)新對于制造密度/性能有競爭力的 STT MRAM 至關(guān)重要。此外，即將生產(chǎn) STT MRAM 的存儲器制造廠晶圓初始的產(chǎn)量比 HDD 磁頭制造廠高 10-20 倍，因此在設(shè)計設(shè)備時，設(shè)備的正常運行時間是要考慮的關(guān)鍵因素。

應(yīng)用材料公司已在公司的 Endura 平臺上針對 pMTJ 堆疊層沉積（具有可控微觀結(jié)構(gòu)、清潔界面和sub-? 精度的多層薄膜）開發(fā)出多陰極 PVD 室以及各類原位熱處理室。此外，還針對蝕刻 pMTJ 陣列開發(fā)了用于密集陣列中非易失性磁性材料的特別蝕刻技術(shù)。［1］

為了評估 pMTJ 沉積和蝕刻設(shè)備的性能，在梅丹技術(shù)中心設(shè)計并制造了 1R pMTJ 陣列測試芯片。最小存儲單元尺寸 130nm x 130nm（圖 2）等同于 28nm 節(jié)點處的 22F2，相當于約 1Gb 密度。這些測試芯片已在高通公司進行過電性分析，結(jié)果也在2015和2016的國際電子元件會議（IEDM）中共同發(fā)表。［2， 3］下列段落中討論的這些結(jié)果，著重關(guān)注使用 Endura PVD 系統(tǒng)和特別蝕刻技術(shù)制造的 pMTJ 陣列性能。

一個關(guān)鍵的性能指標是蝕刻后 MTJ 陣列的 TMR%（隧道磁電阻）。對于間距為 130nm 和 50nm 直徑的 pMTJ 陣列，平均 TMR 約為 150%（圖 3）。電阻（RP）的西格瑪/平均值 《8%。這兩個數(shù)值都表明蝕刻過程中的蝕刻損傷極小。通過優(yōu)化 pMTJ 堆疊層中的自由層 （FL） 材料，在陣列中可獲得低至約 90uA 的P-AP 翻轉(zhuǎn)電流（35ns 翻轉(zhuǎn)脈沖）（圖 4）。

圖 3：采用不同陣列間距和 CD 的 TMR 百分比圖

圖 4：通過自由層 （FL） 優(yōu)化來降低翻轉(zhuǎn)電流

最后，通過優(yōu)化 MgO 沉積室的設(shè)備硬件設(shè)計，如圖 5 所示，可使約 10? MgO 隧道勢壘層的擊穿電壓從約 1.2V（標準）顯著提高到約 1.5V（改進后）。如我們的工作中所演示，這對于提高耐用性至 》1015 個寫入周期至關(guān)重要。［3］我將在下一篇博客中進一步探討這個問題。

圖 5：通過工藝和設(shè)備硬件優(yōu)化實現(xiàn) MgO VBD 改進

1. Lin et al.， IEEE Trans of Magnetics， vol. 51 2015 p4401503

2. Park et al.， 26.2， IEDM 2015

3. Kan et al.， 27.4， IEDM 2016

1. Lin 等，IEEE Trans of Magnetics，vol. 51 2015 p4401503

2. Park 等，26.2，IEDM 2015

3. Kan 等，27.4，IEDM 2016

Mahendra Pakala

Mahendra Pakala 負責 STT MRAM 的開發(fā)工作，包括磁隧道結(jié)堆疊層和 MTJ 陣列制造工藝的技術(shù)路線圖。他擁有辛辛那提大學材料科學專業(yè)的博士學位，并已獲得 30 多項專利。