隨著ASIC芯片的規模越來越大，驗證在整個芯片研制過程的地位越來越重要。在目前的集成電路項目開發中，驗證占據了2/3的時間，已經成為開銷最大，不可或缺的重要一環。驗證工程師也成為供不應求，各大公司開高薪追逐的香饃饃。 曾經，會寫verilog，能輸出激勵信號灌入DUT（待測設計）進行仿真，就能勝任驗證工程師工作。這在芯片達到百萬門級，動不動就是一個SOC芯片的今天，已是too young too simple。 ? 那么對于立（hun）志（kou）成（fan）為（chi）驗證工程師的童鞋們，需要掌握什么樣的基本功呢？先看一看各大招聘網站對驗證工程師的招聘要求：

關鍵詞 ：

UVM（當然OVM，VMM也是可以的）

systemverilog（高級編程語言是基礎，嗯）

協議（做一兩個項目就get了）

如今不懂點驗證方法學，真不好意思和人說是做驗證的。在各種驗證方法學中，UVM是目前最新，最普及的一種。

百度百科對UVM的釋義如下：通用驗證方法學（Universal Verification Methodology, UVM）是一個以SystemVerilog類庫為主體的驗證平臺開發框架，驗證工程師可以利用其可重用組件構建具有標準化層次結構和接口的功能驗證環境。

還是get關鍵詞，一是可重用組件和標準化層次結構，二是systemverilog類庫。

我們先從第一點入手，什么是可重用組件和標準化層次結構呢？鐺鐺鐺，祭出UVM bench結構。

自上而下，首先是testbench，中間是interface，用來連接testbench和dut（design under test，待測設計），最底下是dut，也就是被測試的部分。

而在testbench中，由外而內，最外層是test，這是驗證平臺運行的起點，嚴格意義來說，testcase不屬于testbench，一個成熟驗證平臺為了測試dut各種的功能點，會產生很多的testcase。

environment（圖中縮寫為env）是驗證平臺的最頂層模塊，env被例化在testcase中，當我們運行一個testcase時，在build phase中會動態構建env這個組件，env中包含了agent和scoreboard等組件，并且完成agent和scoreboard之間通信信道的連接。

agent（圖中縮寫為agt）是代理模塊，其作用類似一個sub env，里面包含了sequencer，driver和monitor這些組件。在完成構建這些組件之后，會連接sequencer和driver之間通信信道，monitor的通信端口連接到agent的通信端口上，以便通過agent和scoreboard等組件進行連接。

sequencer（圖中縮寫為sqr）是產生激勵的組件，準確地來說，激勵是從依附于sequencer的sequence中產生的。對于一個sequencer而言，可以有多個sequence，不同sequence產生不同的激勵，如長度固定的數據包，長度隨機的數據包，讀命令的數據包，寫命令的數據包，帶校驗的數據包，故意出錯的數據包……配合testcase，不同testcase可以選取不同的sequence，運行在sequencer這個組件中，產生符合測試者意圖的激勵，并通過sequencer和driver之間的信道傳輸給driver。

driver（圖中縮寫為drv）是將sequencer產生的激勵轉化為驅動信號由interface驅動到dut中的組件。sequencer和driver之間的關系就像是將軍和士兵的關系，sequencer是發號施令的將軍，driver則是具體執行的士兵，兩者緊密配合，才能驅動dut工作。

monitor（圖中縮寫為mon）是采集dut信號的組件，信號被采集回來進行監測和比對。所以monitor采集到的信號會封裝為transaction，由通信信道傳輸到其他組件，比如被送到scoreboard中進行比較。

sequencer，driver，monitor是agent中典型組成部分，此外agent中還可以包含config，用來存儲和控制agent的配置信息。agent還可以有active agent和passive agent之分，前者通常是master agent，包含向dut輸送激勵，和從dut采集輸出兩部分內容，即包括了sequencer，driver和monitor三個組件。passive agent則是slave agent，不驅動dut，只用來收集dut的輸出，也就是只有monitor，不包含sequencer和driver。根據不同項目可以選擇選用active或者passive agent。而作為驗證工程師，更常用的做法是開發一個agent，包括了sequencer，driver和monitor這幾個部分，然后設置一個變量，決定當前是active還是passive，如果是前者會例化sequencer，driver和monitor，如果后者則僅僅例化monitor。

scoreboard（圖中縮寫為scb）是記分板組件，用來收集dut輸出和期望值進行比對。dut的輸出通常由monitor采用，而期望值則需要根據實際情況，比對內容的不一樣有不同處理方式，有些可以直接從monitor采集dut的輸入，有些從driver中拿原始的激勵。dut比較復雜的情況下，需要引入reference model對原始的激勵進行轉化，從而和dut的輸出進行比對。reference model可以是system verilog語言，c語言，或者其他語言編寫。scoreboard實現了自動比對，不僅解決了工程師手工比對的繁雜和易出錯的問題，而且是大規模回歸測試的前提條件。

剛剛闡述了uvm中各個組件的功能和作用，接下來說明uvm驗證平臺的層次劃分。

最上層是測試（test）層，由各種testcase組成，接下來是場景（scenario）層，由產生激勵的sequencer構成，第三層是功能層，包括scoreboard等組件，第四層是命令（command）層，由driver和monitor這種和interface打交道的組件構成，最底下是信號（signal）層，這一層是通過interface和dut進行交互。這幾個層次各司其職，相互配合，實現了一個面向高層建模的可重用驗證平臺。

UVM的第二個關鍵詞是systemverilog類庫，這些類庫一方面包括了各種組件的基礎代碼，如uvm_driver，uvm_scoreboard，驗證工程師通過擴展這些源代碼，就可以為各種項目開發組件，搭建驗證平臺，另一方面這些類庫包含了各種內建的函數，例如copy，compare，這些通用函數幫助我們減少工作量，節省開發時間。

這樣的uvm驗證平臺看起來并不復雜，那么，對于如今soc芯片動輒數十個外設模塊的驗證來說，它可以勝任么？

其實，這就是uvm這套驗證方法學中可重用組件和層次化驗證平臺的優勢。以一個agent為例，可重用組件的意思是同個agent可以運用在不同規模的驗證平臺上，也可以在不同項目中隨意搬。

以uart為例，在ip級驗證中，驗證平臺可以長成這樣：

在soc級驗證中，除了uart，還有cpu，memory，以及一大堆的外設，比如i2c，spi，uart，sdmmc，usb……在uvm框架下，一套接口做成一個agent，所以我們只要把ip級驗證時開發的uart agent移過來，interface重新連接下，就能重用了。瞧，這樣的soc bench結構是不是很眼熟？

uvm按照組件開發，組件的獨立性強，可重用性高，層次化的驗證平臺格局使得各種uvm驗證平臺的架構長相非常相似，統一的格局，減少了工程師代碼風格各異性，增強了代碼可讀性，這樣統一的規劃，閱讀維護和管理起來，都會非常輕松。

經過這番梳理，其實UVM也并沒有想象中的高深。驗證工程師作為ASIC行業緊缺人才，不論是薪酬還是發展前景都還是很不錯的。

編輯：黃飛

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