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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。

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rtl技術

如何優化FPGA HLS設計呢？

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設計性能。

2023-10-30 標簽：arm 濾波器 FPGA設計 1130 0

優化FPGA HLS設計

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設計性能。

2023-10-30 標簽：fpga 濾波器 RTL 764 0

Arm使用PowerPro的輸入限定方法

隨著 SoC 設計的復雜性與日俱增，SoC 的系統級功耗估算的重要性顯著提高。系統級 RTL 功耗分析有助于在設計階段的早期確定最壞情況下的系統功耗方案...

2023-10-28 標簽：arm soc SoC設計 602 0

PCIe 5.0驗證實戰，經常遇到的那些問題？

PCIe 5.0是當前最新的PCI Express規范，提供了更高的數據傳輸速率和更大的帶寬。

2023-10-27 標簽：控制器寄存器 RTL 1372 0

SV線程的使用和控制

module (模塊）作為SV從Verilog繼承過來的概念，自然地保持了它的特點除了作為RTL模型的外殼包裝和實現硬件行為，在更高層的集成層面，模塊...

2023-10-21 標簽：Verilog 時鐘 RTL 931 0

你想自己設計一個FPGA IP嗎！

開發和驗證 FPGA IP 不僅僅是編寫 HDL，而是需要更多的思考。讓我們來看看如何做吧！

2023-10-16 標簽：fpga 寄存器 IP 940 0

軟硬件協同仿真原理及主要組成部分概述

軟硬件聯合仿真在確保高效云解決方案的質量、降低風險、節省時間和成本方面發揮著關鍵作用。

2023-10-16 標簽：芯片設計 RTL TLM 1025 0

從可綜合的RTL代碼的角度聊聊interface

SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊interface。

2023-10-12 標簽：RTL UVM Interface 1990 0

仿真測試2：全加器（模塊調用）

做任何模塊前，要確定輸入輸出端口有哪些，有一個整體的概念；方便以后模塊調用；

2023-10-10 標簽：仿真器 RTL 全加器 842 0

仿真測試1：半加器

做任何模塊前，要確定輸入輸出端口有哪些，有一個整體的概念；方便以后模塊調用；

2023-10-10 標簽：EDA工具仿真器 RTL 1623 0

Questasim與Visualizer的livesim仿真如何啟動呢？

Live-Simulation (live-sim)模式允許Visualizer調試環境與Questasim進行交互操作，此模式將Visualizer ...

2023-10-10 標簽：仿真器 RTL GUI 717 0

基于Verilog的經典數字電路設計—計數器

在數字系統中，使用得最多的時序電路差不多就是計數器了。計數器不僅能夠用于對時鐘脈沖計數，還可以用于分頻、定時、產生節拍脈沖、產生脈沖序列以及進行數字運算等等。

2023-10-09 標簽：計數器時序電路 RTL 1552 0

JK觸發器與T觸發器的Verilog代碼實現和RTL電路實現

JK 觸發器的 Verilog 代碼實現和 RTL 電路實現

2023-10-09 標簽：RTL JK觸發器觸發器 5004 0

D觸發器與Latch鎖存器電路設計

D觸發器，是時序邏輯電路中必備的一個基本單元，學好 D 觸發器，是學好時序邏輯電路的前提條件，其重要性不亞于加法器，二者共同構成數字電路組合、時序邏輯的基礎。

2023-10-09 標簽：鎖存器 RTL D觸發器 3800 0

基于Verilog的經典數字電路設計（5）譯碼器

前面講完了編碼器，其實不知不覺地，也順便把譯碼器也講了，畢竟，二者是一個相反操作的過程，類似于加減，前進與后退，調制與解調，FFT 和 IFFT 等等。

2023-10-09 標簽：二進制 LED驅動譯碼器 2201 0

基于Verilog的經典數字電路設計（4）編碼器

在近代戰爭中，軍事信息傳遞，例如通過發電報的方式，電報信息難免被敵方截獲，而我們又不得不通過發電報傳輸信息（喲，都近代了，就別飛鴿傳書了），所以發送方需...

2023-10-09 標簽：編碼器 RTL LUT 2656 0

基于Verilog的經典數字電路設計（3）選擇器

在數字信號的傳輸過程中，有時需要從一組輸入數據中選出某一個來，比如輸入有 “A、B、C、D” 四個數據，那么我們想要哪個字母輸出，就可以設置哪個字母輸出

2023-10-09 標簽：邏輯電路 RTL 數據選擇器 3974 0

基于Verilog的經典數字電路設計（2）比較器

在數字系統中，總是需要對一些數據進行比較，比較兩個數值甚至多個數值的大小，然后進行排序，于是，數值比較器（Comparator）的邏輯電路便應運而生。

2023-10-09 標簽：邏輯電路比較器二進制 3574 0

基于Verilog的經典數字電路設計（1）加法器

加法器是非常重要的，它不僅是其它復雜算術運算的基礎，也是 CPU 中 ALU 的核心部件（全加器）。

2023-10-09 標簽：加法器 RTL 半加器 2767 0

詳細介紹數字IC設計的全流程內容

一顆芯片是如何造出來的，相信對行業稍有涉獵的同學，都能簡單作答：即先通過fabless進行設計，再交由Foundry進行制造，最后由封測廠交出。

2023-10-09 標簽：寄存器 IC設計 RTL 2599 0

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