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for循環(huán)語(yǔ)句基本用法及示例介紹幾種可綜合的for循環(huán)語(yǔ)句

利用for循環(huán)實(shí)現(xiàn)對(duì)信號(hào)的賦值。

2023-08-03 標(biāo)簽：Verilog VCS for 2755 0

AXI VIP當(dāng)作master時(shí)如何使用？

?AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當(dāng)做AXI的master、pass t...

2023-07-27 標(biāo)簽：仿真器 VCS AXI總線(xiàn) 1856 0

寄存器模型Register Model學(xué)習(xí)筆記

UVM的寄存器模型是一組高級(jí)抽象的類(lèi)，用來(lái)對(duì)DUT中具有地址映射的寄存器和存儲(chǔ)器進(jìn)行建模。

2023-07-11 標(biāo)簽：寄存器存儲(chǔ)器 UVM 2456 0

簡(jiǎn)單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線(xiàn)進(jìn)行數(shù)據(jù)和指令傳輸。如果有多個(gè)設(shè)備需要使用AXI協(xié)議對(duì)AXI接口的BRAM進(jìn)行讀...

2023-06-19 標(biāo)簽：控制器 RTL VCS 1.1萬(wàn) 0

Verilog實(shí)現(xiàn)講解

寫(xiě)verilog第一步肯定需要將輸入輸出端口，常量等信息補(bǔ)齊全；

2023-06-16 標(biāo)簽：寄存器 VCS 狀態(tài)機(jī) 694 0

使用Verdi的小技巧

其實(shí)日常的頻繁、快速地查看 Verilog 源代碼，一般是在獨(dú)立的文本編輯器中完成的。比如，VCS 編譯產(chǎn)生的 log 文件中，對(duì)應(yīng)的 Warning、...

2023-06-09 標(biāo)簽：VCS Verdi 1440 0

聊聊使用Verdi去分析NBA Delay的問(wèn)題

NBA 就是 NonBlocking Assignment，非阻塞賦值的縮寫(xiě)。它通常用來(lái)描述一個(gè)用時(shí)鐘沿觸發(fā)的寄存器。

2023-06-09 標(biāo)簽：寄存器仿真器 VCS 1427 0

IC設(shè)計(jì)端EDA工具的使用

設(shè)計(jì)一款芯片，明確需求（功能和性能）之后，先由架構(gòu)工程師設(shè)計(jì)架構(gòu)，得出芯片設(shè)計(jì)方案，前端設(shè)計(jì)工程師形成RTL代碼，驗(yàn)證工程師進(jìn)行代碼驗(yàn)證，再通過(guò)后端設(shè)計(jì)...

2023-06-08 標(biāo)簽：IC設(shè)計(jì)EDA工具 RTL 471 0

VCS獨(dú)立仿真Vivado IP核的問(wèn)題補(bǔ)充

在仿真Vivado IP核時(shí)分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。

2023-06-06 標(biāo)簽：仿真器 VHDL語(yǔ)言 TCL 1823 0

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說(shuō)明了，在電路中信號(hào)的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog 時(shí)序電路 VCS 3955 0

記錄VCS仿真的IP核只有VHDL文件的解決方法

使用VCS仿真Vivado里面的IP核時(shí)，如果Vivado的IP核的仿真文件只有VHDL時(shí)，仿真將變得有些困難，VCS不能直接仿真VHDL

2023-06-06 標(biāo)簽：fpga Linux系統(tǒng)VHDL語(yǔ)言 2347 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計(jì)過(guò)程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標(biāo)簽：FIR Verilog VCS 3922 0

VCS獨(dú)立仿真Vivado IP核的一些方法總結(jié)

最近，需要使用VCS仿真一個(gè)高速并串轉(zhuǎn)換的Demo，其中需要用到Vivado的SelectIO IP核以及IDELAYCTRL，IDELAY2原語(yǔ)。而此...

2023-06-06 標(biāo)簽：VCS Vivado Ubuntu系統(tǒng) 2931 0

VCS實(shí)用技巧分享

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2023-05-30 標(biāo)簽：仿真器 Linux系統(tǒng)VCS 1478 0

VCS編譯選項(xiàng)：-y及+libext+

VCS是一款常見(jiàn)的Verilog編譯工具，它提供很多編譯選項(xiàng)來(lái)控制編譯過(guò)程及其輸出。本文主要介紹以下兩個(gè)編譯選項(xiàng)。

2023-05-29 標(biāo)簽：模塊 Verilog VCS 1.3萬(wàn) 0

Verdi環(huán)境配置、生成波形的方法

Verdi是一個(gè)功能強(qiáng)大的debug工具，可以配合不同的仿真軟件進(jìn)行debug，很多企業(yè)常用的就是VCS+Verdi或或者Xcelium(xrun)+V...

2023-05-29 標(biāo)簽：IC設(shè)計(jì)EDA工具 VCS 4371 0

淺談System Verilog的DPI機(jī)制

System Verilog(SV)把其他編程語(yǔ)言統(tǒng)一成為外語(yǔ)，F(xiàn)oreign Programming Language（FPL）。

2023-05-23 標(biāo)簽：Verilog C語(yǔ)言 VCS 2344 0

VCS/XRUN如何創(chuàng)建一個(gè)非UVM的簡(jiǎn)單仿真環(huán)境？

設(shè)計(jì)碼完代碼后，有時(shí)候想簡(jiǎn)單調(diào)試一下基本的通路，此時(shí)還沒(méi)有驗(yàn)證資源進(jìn)來(lái)，可以仿照modesim仿真的方法，創(chuàng)建一個(gè).v/.sv的頂層，里面例化DUT，里...

2023-05-12 標(biāo)簽：仿真 UVM VCS 3567 0

如何用vcs+verdi仿真Verilog文件

我們以一個(gè)簡(jiǎn)單的加法器為例，來(lái)看下如何用vcs+verdi仿真Verilog文件并查看波形。源文件內(nèi)容如下：

2023-05-11 標(biāo)簽：Verilog 加法器 VCS 2003 0

用VCS跑simulation hang住了該怎么辦？

遇到此類(lèi)問(wèn)題，我第一個(gè)想到的是去打印一些log看看，比如設(shè)置定時(shí)打印，調(diào)高UVM打印級(jí)別等。

2023-05-10 標(biāo)簽：TCL VCS Verdi 3573 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

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識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線(xiàn)束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
PCB封裝庫(kù)

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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candence

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面包板

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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
特性阻抗

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特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線(xiàn)傳輸中的概念。特性阻抗是射頻傳輸線(xiàn)影響無(wú)線(xiàn)電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
AXI

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AXI是一種總線(xiàn)協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪(fǎng)問(wèn)和亂序訪(fǎng)問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
驅(qū)動(dòng)電流

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AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
FPGA教程

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