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全網最實用的Verdi教程1

Verdi是一個功能強大的debug工具，可以配合不同的仿真軟件進行debug，很多企業常用VCS+Verdi或者Xcelium/xrun+Verdi的...

2023-05-05 標簽：VCS Verdi 芯片驗證 1.7萬 0

VCS編譯選項：-y及+libext+

VCS是一款常見的Verilog編譯工具，它提供很多編譯選項來控制編譯過程及其輸出。本文主要介紹以下兩個編譯選項。

2023-05-29 標簽：模塊 Verilog VCS 1.3萬 0

基于linux系統實現的vivado調用VCS仿真教程

在linux系統上實現vivado調用VCS仿真教程作用：vivado調用VCS仿真可以加快工程的仿真和調試，提高效率。前期準備：確認安裝vivad...

2018-07-05 標簽：linux系統 vcs vivado 1.2萬 1

簡單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進行數據和指令傳輸。如果有多個設備需要使用AXI協議對AXI接口的BRAM進行讀...

2023-06-19 標簽：控制器 RTL VCS 1.1萬 0

vcs學習筆記(常用選項/仿真流程/代碼覆蓋率/綜合后仿真/圖一樂技巧)

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉化為C文件，在linux下編譯生成的可執行文./simv即...

2022-05-23 標簽：Linux 仿真器 Verilog 1.0萬 0

全網最實用的Verdi教程2

Verdi是一個功能強大的debug工具，可以配合不同的仿真軟件進行debug，很多企業常用VCS+Verdi或者Xcelium/xrun+Verdi的...

2023-05-05 標簽：VCS Verdi 芯片驗證 9189 0

vcs和verdi的調試及聯合仿真案例

若想用Verdi觀察波形，需要在仿真時生成fsdb文件，而fsdb在vcs或者modelsim中的生成是通過兩個系統調用$fsdbDumpfile $f...

2020-09-22 標簽：服務器波形 VCS 8752 0

啟用負時序檢查的步驟

檢查時序窗口的穩定性，包括：setup、hold、setuphold、recovery、removal和recrem。

2022-10-19 標簽：寄存器 VCS 時鐘信號 6884 0

如何用vcs+verdi仿真Verilog文件并查看波形呢？

我們以一個簡單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。

2023-05-08 標簽：Verilog 加法器 VCS 6554 0

以xa-vcs為例如何進行cosim仿真驗證？

**1 ** 層級關系曾經我一直認為cosim最頂層必須是一個數字頂層，其實不然。具體使用哪個做頂層要看項目，以數字為頂層的好處是，模擬仿真的結果都轉...

2023-10-31 標簽：EDA工具加法器電平轉換 4635 0

vcs和xrun搭配uvm1.1/uvm1.2版本庫的使用情況

我們在項目中有時候需要使用不同的UVM版本庫進行仿真，有時候還會在不同的仿真器之間進行切換，本文簡單總結了一下vcs和xrun搭配uvm1.1/uvm1...

2023-10-27 標簽：仿真器 UVM VCS 4599 0

Verdi環境配置、生成波形的方法

Verdi是一個功能強大的debug工具，可以配合不同的仿真軟件進行debug，很多企業常用的就是VCS+Verdi或或者Xcelium(xrun)+V...

2023-05-29 標簽：IC設計 EDA工具 VCS 4371 0

淺談VCS的兩種仿真flow

幾乎所有的芯片設計、芯片驗證工程師，每天都在和VCS打交道，但是由于驗證環境的統一化管理，一般將不同的編譯仿真選項集成在一個文件里，只需要一兩個人維護即...

2023-01-10 標簽：仿真 Verilog vhdl 4048 0

systemverilog中的assertion用法整理

時序電路講究建立時間、保持時間需要留有裕量。這也說明了，在電路中信號的順序以及之間的時序關系十分重要。

2023-06-06 標簽：Verilog 時序電路 VCS 3955 0

使用VCS觀察Verilog二維數組仿真值的方法

FIR設計過程中，不可避免使用到reg/wire的二維數組；

2023-06-06 標簽：FIR Verilog VCS 3922 0

VCS仿真軟件的基本使用方式

在之前的博文中談到過GVIM編輯器中可以通過調用模板來生成重復性代碼，但沒有介紹自定義模板的方式。

2022-08-10 標簽：VCS 代碼仿真軟件 3796 0

用VCS跑simulation hang住了該怎么辦？

遇到此類問題，我第一個想到的是去打印一些log看看，比如設置定時打印，調高UVM打印級別等。

2023-05-10 標簽：TCL VCS Verdi 3573 0

VCS/XRUN如何創建一個非UVM的簡單仿真環境？

設計碼完代碼后，有時候想簡單調試一下基本的通路，此時還沒有驗證資源進來，可以仿照modesim仿真的方法，創建一個.v/.sv的頂層，里面例化DUT，里...

2023-05-12 標簽：仿真 UVM VCS 3567 0

介紹SystemVerilog幾種常用的調試功能

可視化調試主要分為Post-process和Interactive這兩種模式。可視化調試工具是工程師在定位代碼問題時的有力工具，也是現在驗證工程師主流的...

2023-01-09 標簽：EDA工具 VCS DUT 3337 0

網表時序仿真案例：淺說$width語法

在verilog中，$width是時序檢查函數，用于檢查脈沖的位寬是否符合要求。

2024-03-01 標簽：Verilog VCS CLK 3317 0

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