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AXI VIP當(dāng)作master時如何使用？

?AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當(dāng)做AXI的master、pass t...

2023-07-27 標(biāo)簽：仿真器 VCS AXI總線 1857 0

VCS獨立仿真Vivado IP核的問題補充

在仿真Vivado IP核時分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。

2023-06-06 標(biāo)簽：仿真器 VHDL語言 TCL 1824 0

淺析SystemVerilog中的枚舉類型

枚舉類型定義了一組具有名稱的值，在沒有指定值時默認(rèn)是int型數(shù)值。

2022-10-13 標(biāo)簽：VCS 狀態(tài)機 1739 0

VCS ICO的主要功能有哪些呢？

ico是vcs提供的用于優(yōu)化覆蓋率的feature；一般用戶通過dist solver bofore等約束了變量的隨機概率，而ico會在用戶約束的基礎(chǔ)上...

2023-09-19 標(biāo)簽：VCS RCA 機器學(xué)習(xí) 1549 0

介紹一個通過GUI方式自動生成UVM環(huán)境的工具

工具來源于DVCon US 2022的一篇論文：Novel GUI Based UVM Test Bench Template Builder。

2023-05-04 標(biāo)簽：UVM VCS GUI 1493 0

VCS實用技巧分享

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2023-05-30 標(biāo)簽：仿真器 Linux系統(tǒng)VCS 1479 0

優(yōu)化編譯和仿真的VCS使用技巧

任何事情的選擇很難是各個方面都會帶來優(yōu)勢，所以需要結(jié)合自己的項目去權(quán)衡應(yīng)該優(yōu)化那些方面，哪里是關(guān)鍵的設(shè)計，那么選擇優(yōu)化該方向。相關(guān)建議可以在文件dpo_...

2024-03-08 標(biāo)簽：內(nèi)存 VCS 1453 0

使用Verdi的小技巧

其實日常的頻繁、快速地查看 Verilog 源代碼，一般是在獨立的文本編輯器中完成的。比如，VCS 編譯產(chǎn)生的 log 文件中，對應(yīng)的 Warning、...

2023-06-09 標(biāo)簽：VCS Verdi 1440 0

聊聊使用Verdi去分析NBA Delay的問題

NBA 就是 NonBlocking Assignment，非阻塞賦值的縮寫。它通常用來描述一個用時鐘沿觸發(fā)的寄存器。

2023-06-09 標(biāo)簽：寄存器仿真器 VCS 1427 0

AI（VSO）賦能的VCS驗證流程

本質(zhì)是讓設(shè)計人員聚焦于修復(fù)BUG，而不是花時間發(fā)現(xiàn)BUG。將需要大量人力的工作交給AI，極大的推動了覆蓋率收斂的速度。

2024-03-01 標(biāo)簽：AI VCS 1374 0

VCS+VERDI的reverse反向運行功能

假設(shè)一種場景，在調(diào)試環(huán)境的時候，運行到15min的時候，環(huán)境出現(xiàn)bug，需要去debug。也許錯誤的第一現(xiàn)場并不是15min的時候，可能在14min30...

2023-04-12 標(biāo)簽：VCS Verdi 1342 0

verilog中有符號數(shù)和無符號數(shù)的本質(zhì)探究

不知道有沒有人像我一樣，長久以來將verilog中的有符號數(shù)視為不敢觸碰的禁區(qū)。

2023-12-04 標(biāo)簽：仿真器 Verilog VCS 1318 0

寫assertion很痛苦？了解一下SVA Checker Library

請根據(jù)這段代碼寫一個assertion檢查 count 每次加5。

2023-08-12 標(biāo)簽：VCS SVA FIFO存儲 1283 0

systemverilog：logic比reg更有優(yōu)勢

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

2023-10-26 標(biāo)簽：芯片設(shè)計 Verilog System 1261 0

vcs實用技巧

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2023-10-25 標(biāo)簽：Linux 仿真器 Verilog 1244 0

IC設(shè)計錯誤案例分析

如下所示，信號a取反賦值給信號b，底層邏輯是，如果a位寬少于b位寬，則a先高位補0，再進(jìn)行取反，最后賦值給b。

2022-09-26 標(biāo)簽：IC設(shè)計 VCS 1244 0

如何在EDA工具中屏蔽冗余的違例信息

在進(jìn)行數(shù)字電路后仿真時，經(jīng)常會遇到很多時序為例，通常這些違例都是由網(wǎng)表中大量的時序檢查報出的。這些常見的時序檢查系統(tǒng)任務(wù)如下表所示：

2023-08-19 標(biāo)簽：仿真 eda 數(shù)字電路 1238 0

淺析SpinalHDL中Pipeline中的復(fù)位定制

之前有系列文章介紹了SpinalHDL中Pipeline的使用，最近在一個功能模塊中真實的使用了這個lib。

2024-03-17 標(biāo)簽：FPGA 寄存器仿真器 1136 0

inout連接不上如何解決呢

在SpinalHDL 1.7.0版本里，在仿真方面開始支持了VCS，這解決了在FPGA設(shè)計里采用Verilator時無法仿真廠商IP的問題。

2022-10-18 標(biāo)簽：FPGA設(shè)計 DDR VCS 1040 0

從零到一如何構(gòu)建一款先進(jìn)的數(shù)字仿真器呢？

數(shù)字仿真器（Simulator）是一種大型EDA工業(yè)軟件，是數(shù)字驗證領(lǐng)域的基礎(chǔ)工具之一，也是為數(shù)不多的簽核（sign-off）級工具。

2023-03-25 標(biāo)簽：仿真器 EDA技術(shù)SPICE 982 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現(xiàn)與其相當(dāng)性能，性價比提高了一倍，功耗降低了一半。
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