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如何對Verilog/SystemVerilog代碼加密

os模塊中的system()函數接受一個字符串參數，其中包含要執行的命令。在21-22行中，line為字符串變量，和前面雙引號中的linux命令拼接在一...

2024-01-15 標簽：Verilog 字符串 VCS 3314 0

VCS 仿真option 解析

VCS的仿真選項分編譯（compile-time）選項和運行（run-time）選項。編譯選項用于RTL/TB的編譯，一遍是編譯了就定了，不能在仿真中更...

2024-01-06 標簽：RTL VCS 3233 0

RTL仿真中X態行為的傳播—從xprop說起

在使用VCS進行仿真時，工程師們常常會面對一個極為重要且充滿挑戰的問題——X態傳播行為。

2023-12-04 標簽：仿真器 VHDL語言 RTL 3169 0

NCSIM、VCS和QuestaSim后仿真如何屏蔽冗余的違例信息呢？

在進行數字電路后仿真時，經常會遇到很多時序為例，通常這些違例都是由網表中大量的時序檢查報出的。

2024-01-03 標簽：EDA工具 soc 數字電路 2933 0

VCS獨立仿真Vivado IP核的一些方法總結

最近，需要使用VCS仿真一個高速并串轉換的Demo，其中需要用到Vivado的SelectIO IP核以及IDELAYCTRL，IDELAY2原語。而此...

2023-06-06 標簽：VCS Vivado Ubuntu系統 2931 0

for循環語句基本用法及示例介紹幾種可綜合的for循環語句

利用for循環實現對信號的賦值。

2023-08-03 標簽：Verilog VCS for 2755 0

使用VCS仿真Vivado IP核時遇到的問題及解決方案

前年，發表了一篇文章《VCS獨立仿真Vivado IP核的一些方法總結》(鏈接在參考資料1)，里面簡單講述了使用VCS仿真Vivado IP核時遇到的一...

2022-08-29 標簽：VCS 虛擬機 Vivado 2699 0

systemverilog：logic比reg更有優勢？

在systemverilog協議中，logic定義四態值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協議中的...

2023-09-28 標簽：驅動器仿真器 RTL 2623 0

SpinalHDL運行VCS+Vivado相關仿真

本篇文章來源于微信群中的網友，分享下在SpinalHDL里如何絲滑的運行VCS跑Vivado相關仿真。自此仿真設計一體化不是問題。

2022-08-10 標簽：Xilinx 仿真 VCS 2605 0

寄存器模型Register Model學習筆記

UVM的寄存器模型是一組高級抽象的類，用來對DUT中具有地址映射的寄存器和存儲器進行建模。

2023-07-11 標簽：寄存器存儲器 UVM 2457 0

淺談System Verilog的DPI機制

System Verilog(SV)把其他編程語言統一成為外語，Foreign Programming Language（FPL）。

2023-05-23 標簽：Verilog C語言 VCS 2349 0

記錄VCS仿真的IP核只有VHDL文件的解決方法

使用VCS仿真Vivado里面的IP核時，如果Vivado的IP核的仿真文件只有VHDL時，仿真將變得有些困難，VCS不能直接仿真VHDL

2023-06-06 標簽：fpga Linux系統 VHDL語言 2347 0

EDA仿真：VCS編譯Xilinx仿真步驟

選擇VCS，再指定庫文件存放的路徑；如果VCS的環境變量設置好了，那么會自動跳出Simulator executable path的路徑的。

2023-03-31 標簽：Xilinx 仿真器 eda 2331 0

讓ChatGPT偽裝成Linux

我先讓它偽裝成Linux，給它說你安裝了synopsys vcs2018以及uvm-1.1。

2023-02-20 標簽：VCS LINUX內核 HDL語言 2325 0

X態如何通過RTL級和門級仿真模型中的邏輯進行傳播呢？

在Verilog中，IC設計工程師使用RTL構造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準確地為硬件行為建模。

2023-04-20 標簽：IC設計 Verilog RTL 2180 0

std::randomize隨機結果不符合預期？

在近期的一個testcase調試中，遇到一個std::randomize隨機結果不符合預期的現象。

2023-10-29 標簽：EDA工具仿真器 STD 2164 0

UVM驗證環境啟動時及運行時的控制方案

話說螺螄殼里做道場，UVM推出這么多年以來每年DVCon會議上總還是有人分享他們基于UVM package做的一些改動，使其能夠更適合項目的要求。

2023-04-13 標簽：處理器 UVM VCS 2054 0

芯片后仿之SDF 3.0解析(三)

本文接著解析SDF3.0的Timing Checks Entries、Timing Environment Entries兩個部分。

2024-04-16 標簽：仿真 VCS 時序分析 2030 0

如何用vcs+verdi仿真Verilog文件

我們以一個簡單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。源文件內容如下：

2023-05-11 標簽：Verilog 加法器 VCS 2003 0

Verilog編碼中位寬不匹配的危害是什么？

位寬不匹配會導致綜合產生的網表與個人預期差異較大，導致功能不正確。VCS仿真能及時發現問題，但VCS仿真存在部分場景沒有覆蓋的問題，因此僅僅通過VCS仿...

2023-09-19 標簽：Verilog VCS 1862 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風標電子技術有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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AXI是一種總線協議，該協議是ARM公司提出的AMBA3.0協議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內總線。它的地址/控制和數據相位是分離的，支持不對齊的數據傳輸，同時在突發傳輸中，只需要首地址，同時分離的讀寫數據通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協議。
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時鐘源用來為環形脈沖發生器提供頻率穩定且電平匹配的方波時鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環形脈沖發生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現與其相當性能，性價比提高了一倍，功耗降低了一半。
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