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VCS/XRUN如何創(chuàng)建一個(gè)非UVM的簡(jiǎn)單仿真環(huán)境？

設(shè)計(jì)碼完代碼后，有時(shí)候想簡(jiǎn)單調(diào)試一下基本的通路，此時(shí)還沒有驗(yàn)證資源進(jìn)來，可以仿照modesim仿真的方法，創(chuàng)建一個(gè).v/.sv的頂層，里面例化DUT，里...

2023-05-12 標(biāo)簽：仿真 UVM VCS 4001 0

NCSIM、VCS和QuestaSim后仿真如何屏蔽冗余的違例信息呢？

在進(jìn)行數(shù)字電路后仿真時(shí)，經(jīng)常會(huì)遇到很多時(shí)序?yàn)槔ǔ＿@些違例都是由網(wǎng)表中大量的時(shí)序檢查報(bào)出的。

2024-01-03 標(biāo)簽：EDA工具 soc 數(shù)字電路 3851 0

RTL仿真中X態(tài)行為的傳播—從xprop說起

在使用VCS進(jìn)行仿真時(shí)，工程師們常常會(huì)面對(duì)一個(gè)極為重要且充滿挑戰(zhàn)的問題——X態(tài)傳播行為。

2023-12-04 標(biāo)簽：仿真器 VHDL語言 RTL 3812 0

介紹SystemVerilog幾種常用的調(diào)試功能

可視化調(diào)試主要分為Post-process和Interactive這兩種模式。可視化調(diào)試工具是工程師在定位代碼問題時(shí)的有力工具，也是現(xiàn)在驗(yàn)證工程師主流的...

2023-01-09 標(biāo)簽：EDA工具 VCS DUT 3701 0

使用VCS仿真Vivado IP核時(shí)遇到的問題及解決方案

前年，發(fā)表了一篇文章《VCS獨(dú)立仿真Vivado IP核的一些方法總結(jié)》(鏈接在參考資料1)，里面簡(jiǎn)單講述了使用VCS仿真Vivado IP核時(shí)遇到的一...

2022-08-29 標(biāo)簽：VCS 虛擬機(jī)Vivado 3546 0

VCS獨(dú)立仿真Vivado IP核的一些方法總結(jié)

最近，需要使用VCS仿真一個(gè)高速并串轉(zhuǎn)換的Demo，其中需要用到Vivado的SelectIO IP核以及IDELAYCTRL，IDELAY2原語。而此...

2023-06-06 標(biāo)簽：VCS Vivado Ubuntu系統(tǒng) 3424 0

for循環(huán)語句基本用法及示例介紹幾種可綜合的for循環(huán)語句

利用for循環(huán)實(shí)現(xiàn)對(duì)信號(hào)的賦值。

2023-08-03 標(biāo)簽：Verilog VCS for 3064 0

寄存器模型Register Model學(xué)習(xí)筆記

UVM的寄存器模型是一組高級(jí)抽象的類，用來對(duì)DUT中具有地址映射的寄存器和存儲(chǔ)器進(jìn)行建模。

2023-07-11 標(biāo)簽：寄存器存儲(chǔ)器 UVM 3020 0

systemverilog：logic比reg更有優(yōu)勢(shì)？

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個(gè)位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

2023-09-28 標(biāo)簽：驅(qū)動(dòng)器仿真器 RTL 2883 0

SpinalHDL運(yùn)行VCS+Vivado相關(guān)仿真

本篇文章來源于微信群中的網(wǎng)友，分享下在SpinalHDL里如何絲滑的運(yùn)行VCS跑Vivado相關(guān)仿真。自此仿真設(shè)計(jì)一體化不是問題。

2022-08-10 標(biāo)簽：Xilinx 仿真 VCS 2881 0

淺談System Verilog的DPI機(jī)制

System Verilog(SV)把其他編程語言統(tǒng)一成為外語，F(xiàn)oreign Programming Language（FPL）。

2023-05-23 標(biāo)簽：Verilog C語言 VCS 2815 0

芯片后仿之SDF 3.0解析(三)

本文接著解析SDF3.0的Timing Checks Entries、Timing Environment Entries兩個(gè)部分。

2024-04-16 標(biāo)簽：仿真 VCS 時(shí)序分析 2739 0

記錄VCS仿真的IP核只有VHDL文件的解決方法

使用VCS仿真Vivado里面的IP核時(shí)，如果Vivado的IP核的仿真文件只有VHDL時(shí)，仿真將變得有些困難，VCS不能直接仿真VHDL

2023-06-06 標(biāo)簽：fpga Linux系統(tǒng)VHDL語言 2685 0

EDA仿真：VCS編譯Xilinx仿真步驟

選擇VCS，再指定庫文件存放的路徑；如果VCS的環(huán)境變量設(shè)置好了，那么會(huì)自動(dòng)跳出Simulator executable path的路徑的。

2023-03-31 標(biāo)簽：Xilinx 仿真器 eda 2642 0

X態(tài)如何通過RTL級(jí)和門級(jí)仿真模型中的邏輯進(jìn)行傳播呢？

在Verilog中，IC設(shè)計(jì)工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準(zhǔn)確地為硬件行為建模。

2023-04-20 標(biāo)簽：IC設(shè)計(jì)Verilog RTL 2539 0

std::randomize隨機(jī)結(jié)果不符合預(yù)期？

在近期的一個(gè)testcase調(diào)試中，遇到一個(gè)std::randomize隨機(jī)結(jié)果不符合預(yù)期的現(xiàn)象。

2023-10-29 標(biāo)簽：EDA工具仿真器 STD 2527 0

讓ChatGPT偽裝成Linux

我先讓它偽裝成Linux，給它說你安裝了synopsys vcs2018以及uvm-1.1。

2023-02-20 標(biāo)簽：VCS LINUX內(nèi)核 HDL語言 2525 0

UVM驗(yàn)證環(huán)境啟動(dòng)時(shí)及運(yùn)行時(shí)的控制方案

話說螺螄殼里做道場(chǎng)，UVM推出這么多年以來每年DVCon會(huì)議上總還是有人分享他們基于UVM package做的一些改動(dòng)，使其能夠更適合項(xiàng)目的要求。

2023-04-13 標(biāo)簽：處理器 UVM VCS 2330 0

AXI VIP當(dāng)作master時(shí)如何使用？

?AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當(dāng)做AXI的master、pass t...

2023-07-27 標(biāo)簽：仿真器 VCS AXI總線 2281 0

Verilog編碼中位寬不匹配的危害是什么？

位寬不匹配會(huì)導(dǎo)致綜合產(chǎn)生的網(wǎng)表與個(gè)人預(yù)期差異較大，導(dǎo)致功能不正確。VCS仿真能及時(shí)發(fā)現(xiàn)問題，但VCS仿真存在部分場(chǎng)景沒有覆蓋的問題，因此僅僅通過VCS仿...

2023-09-19 標(biāo)簽：Verilog VCS 2272 0

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Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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識(shí)別

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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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