verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

verilog-2005和systemverilog-2017標(biāo)準(zhǔn)規(guī)范

作為邏輯工程師，在FPGA和數(shù)字IC開發(fā)和設(shè)計(jì)中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語言進(jìn)行工程設(shè)計(jì)，將一張白板...

2023-09-04 標(biāo)簽：fpga Verilog System 3655 0

基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

在圖像預(yù)處理中經(jīng)常會(huì)碰到圖像分割問題，把感興趣的目標(biāo)從背景圖像中提取出來，而經(jīng)常使用的是簡單的全局閾值分割配置，用一個(gè)固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標(biāo)簽：fpga FPGA設(shè)計(jì)算法 3629 0

實(shí)際電路中延時(shí)分為哪兩種

傳輸延遲一般為輸入信號變化到對應(yīng)輸出信號變化經(jīng)過的時(shí)間，不會(huì)對輸入信號進(jìn)行濾除處理，所以傳輸延遲是一種絕對延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標(biāo)簽：硬件 Verilog 代碼 3618 0

FPGA入門篇：Verilog計(jì)數(shù)器

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2023-12-07 標(biāo)簽：fpga Verilog Verilog HDL 3604 0

數(shù)字設(shè)計(jì)筆試Verilog手撕代碼—累加器

實(shí)現(xiàn)累加器的加法器例化的個(gè)數(shù)。按照原文大佬的設(shè)計(jì)方法，因?yàn)閿?shù)據(jù)連續(xù)且加法器的延遲周期是2，使用使用一個(gè)實(shí)現(xiàn)累加，會(huì)有一半的數(shù)據(jù)丟失。

2023-06-02 標(biāo)簽：寄存器 Verilog 加法器 3593 0

FPGA之硬件語法篇：用Verilog代碼仿真與驗(yàn)證數(shù)字硬件電路

大家都知道軟件設(shè)計(jì)使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點(diǎn)，...

2019-12-05 標(biāo)簽：fpga 仿真 verilog 3587 0

Verilog：for循環(huán)的綜合實(shí)現(xiàn)

采用for循環(huán)語句，逐個(gè)bit位判斷是否為1，為1則累加，否則保持不變，最終輸出輸入信號中1的數(shù)量。

2023-10-09 標(biāo)簽：Verilog for循環(huán) 3505 0

基于FPGA實(shí)現(xiàn)NVME控制器

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Controller Interface Specifi...

2023-09-19 標(biāo)簽：fpga 閃存控制器 3491 0

二十進(jìn)制編碼器及Verilog HDL描述 Verilog HDL程序的基本結(jié)構(gòu)及特點(diǎn)

節(jié)通過硬件描述語言Verilog HDL對二十進(jìn)制編碼器的描述，介紹Verilog HDL程序的基本結(jié)構(gòu)及特點(diǎn)。

2023-08-28 標(biāo)簽：編碼器 Verilog HDL 3471 0

size()和$size這兩種方式有什么樣的區(qū)別呢？

在使用SystemVerilog或者UVM進(jìn)行編碼的過程中，經(jīng)常會(huì)用到數(shù)組（包括隊(duì)列等），經(jīng)常需要對這些數(shù)組進(jìn)行遍歷

2023-03-23 標(biāo)簽：Verilog UVM 3428 0

在沒有綜合工具情況下，如何設(shè)計(jì)數(shù)字電路？

雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉(zhuǎn)化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設(shè)計(jì)出數(shù)字電路呢...

2020-06-17 標(biāo)簽：fpga Verilog 數(shù)字電路 3424 0

verilog語法-如何使用function提高效率？

function的作用返回一個(gè)數(shù)值，此數(shù)值由一串組合邏輯代碼計(jì)算得到。

2023-12-25 標(biāo)簽：二進(jìn)制 Verilog CRC校驗(yàn) 3418 0

SystemVerilog中的操作方法

SystemVerilog提供了幾個(gè)內(nèi)置方法來支持?jǐn)?shù)組搜索、排序等功能。

2022-10-31 標(biāo)簽：Verilog System 數(shù)組 3409 0

cordic算法verilog實(shí)現(xiàn)（簡單版）

cordic算法verilog實(shí)現(xiàn)（簡單版）(轉(zhuǎn)載）module cordic(clk, phi, cos, sin); parameter W = ...

2017-02-11 標(biāo)簽：verilog cordic 3393 0

分頻電路設(shè)計(jì)和仿真

直接使用計(jì)數(shù)器實(shí)現(xiàn)，在計(jì)數(shù)一半時(shí)將時(shí)鐘翻轉(zhuǎn)即可。

2023-01-17 標(biāo)簽：電路設(shè)計(jì)仿真 Verilog 3377 0

Verilog到VHDL轉(zhuǎn)換的經(jīng)驗(yàn)與技巧總結(jié)

Verilog與VHDL語法是互通且相互對應(yīng)的，如何查看二者對同一硬件結(jié)構(gòu)的描述，可以借助EDA工具，如Vivado，打開Vivado后它里面的語言模板...

2024-04-28 標(biāo)簽：RAM Verilog eda 3347 0

基于FPGA的并行ADC與DAC Verilog實(shí)現(xiàn)案例

轉(zhuǎn)換的依據(jù)是一個(gè)簡單的運(yùn)算關(guān)系：“補(bǔ)碼的整數(shù)值”+“原碼絕對值的整數(shù)值”=2^B，B為位寬。比如帶符號數(shù)原碼1110的補(bǔ)碼為1010：1110取絕對值0...

2024-03-21 標(biāo)簽：FPGA adc dac 3345 0

奇偶校驗(yàn)器的設(shè)計(jì)方法和特點(diǎn)

奇偶校驗(yàn)是一種簡單、實(shí)現(xiàn)代價(jià)小的檢錯(cuò)方式，常用在數(shù)據(jù)傳輸過程中。對于一組并行傳輸?shù)臄?shù)據(jù)（通常為8比特），可以計(jì)算岀它們的奇偶校驗(yàn)位并與其一起傳輸。接收端...

2023-09-05 標(biāo)簽：Verilog 計(jì)數(shù)器奇偶校驗(yàn)器 3344 0

基于Verilog的PS/2接口控制程序

通過Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開發(fā)板上面實(shí)現(xiàn)對鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯...

2017-11-22 標(biāo)簽：verilog rs232 3343 0

門延遲類型介紹

前兩節(jié)中所介紹的門級電路都是沒有延遲的，實(shí)際門級電路都是有延遲的。

2023-03-30 標(biāo)簽：仿真信號 Verilog 3338 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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