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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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Verilog HDL語言簡介

Verilog HDL語言簡介 1．什么是Verilog HDLVerilog HDL是硬件描述語言的一種，用于數(shù)

2010-02-09 標(biāo)簽：verilog 4031 0

如何利用verilog實(shí)現(xiàn)4線SPI配置時(shí)序

無論實(shí)現(xiàn)讀還是寫功能，都先要提供SCLK。假如FPGA系統(tǒng)工作時(shí)鐘40MHz，我們可以利用計(jì)數(shù)器產(chǎn)生一個(gè)n分頻的時(shí)鐘作為SCLK，本例中n取8，SCLK...

2020-09-07 標(biāo)簽：Verilog SPI ADC芯片 4016 0

芯片設(shè)計(jì)之仿真工具

WINDOWS系統(tǒng)主要運(yùn)用于可編程邏輯器件，如CPLD、FPGA的仿真，這是因?yàn)檫M(jìn)行驗(yàn)證的工程師（芯片生產(chǎn)前需要進(jìn)行驗(yàn)證，目的是防止實(shí)際生產(chǎn)的芯片出現(xiàn)漏...

2022-08-12 標(biāo)簽：芯片設(shè)計(jì)仿真 Verilog 3990 0

System Verilog與verilog的對比

SystemVerilog語言簡介 SystemVerilog是一種硬件描述和驗(yàn)證語言（HDVL），它基于IEEE1364-2001 Verilog硬件...

2021-09-28 標(biāo)簽：cpu Verilog HDL 3988 0

Verilog HDL描述的組合邏輯環(huán)在FPGA實(shí)現(xiàn)時(shí)到底有什么問題？

組合反饋環(huán)的時(shí)序分析是無窮循環(huán)的時(shí)序計(jì)算，綜合、實(shí)現(xiàn)等EDA 工具迫不得已一般必須主動(dòng)割斷其時(shí)序路徑，以完成相關(guān)的時(shí)序計(jì)算。而不同的EDA工具對組合反饋...

2022-12-12 標(biāo)簽：fpga Verilog eda 3950 0

modelsim波形仿真的基本操作了解

在剛接觸modelsim時(shí)，被其繁復(fù)的操作流程所困，一度只能依靠在quartus中修改代碼編譯后再重啟modelsim，自動(dòng)導(dǎo)入才能得到波形。這樣的操作...

2022-11-29 標(biāo)簽：仿真 Verilog 代碼 3916 0

如何在VScode中自動(dòng)生成Verilog仿真文件

一、實(shí)現(xiàn)功能 1、可以自動(dòng)創(chuàng)建文件夾 2、根據(jù)Verilog文件自動(dòng)生成測試文件模板（TB文件名字是） 3、自動(dòng)打開生成的文件 4、自動(dòng)調(diào)取models...

2021-06-23 標(biāo)簽：Verilog 代碼 python 3895 0

基于verilog的浮點(diǎn)乘法器實(shí)現(xiàn)

好久不見，甚是想念。在后臺(tái)看到好多朋友私信我各種問題，其中想白piao代碼的居多，為了回饋大家，今天我就奉上一段代碼，讓大家隨便使用，希望大家能順利完成...

2021-08-10 標(biāo)簽：浮點(diǎn)Verilog 代碼 3713 0

FPGA的設(shè)計(jì)基礎(chǔ)之Verilog語言

硬件描述語言(HDL)是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語言可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計(jì)思...

2019-08-21 標(biāo)簽：fpga Verilog 3703 0

基于Verilog實(shí)現(xiàn)電器定時(shí)開關(guān)控制

隨著當(dāng)今社會(huì)工作和生活節(jié)奏的加快，人們對許多電器、儀器、設(shè)備的自動(dòng)化要求也越來越高，但現(xiàn)有的許多電器還不具備定時(shí)開啟和關(guān)閉功能，許多需要在固定時(shí)間開關(guān)的...

2012-01-17 標(biāo)簽：Verilog 開關(guān)控制定時(shí)開關(guān) 3652 0

Verilog的塊語句fork...join 和 begin...end

begin_end順序塊，用于將多條語句組成順序塊，語句按順序一條一條執(zhí)行（除了帶有內(nèi)嵌延遲控制的非阻塞賦值語句），每條語句的延遲時(shí)間是相對于由上一條語...

2022-06-09 標(biāo)簽：Verilog 順序 3588 0

關(guān)于Verilog語法你不知道的方法

Verilog比較方便的一個(gè)特點(diǎn)就是數(shù)據(jù)的截取和拼接功能了，截取使用方括號［］，拼接使用大括號{}。

2021-03-21 標(biāo)簽：Verilog 編程 3525 0

使用開源verilog仿真工具進(jìn)行文件的編譯和仿真

Icarus VerilogIcarus Verilog極其小巧，支持全平臺(tái)Windows+Linux+MacOS，并且源代碼開源。通過tb文件可以生成...

2022-11-21 標(biāo)簽：仿真 Verilog 3462 0

開源工具SkiDL - 用Python來描述電路

我們用Verilog、VHDL這種硬件描述語言來設(shè)計(jì)FPGA，是否有一種方式來描述電路？如果采用了這種方式，也會(huì)像HDL在FPGA、ASIC領(lǐng)域一樣成為...

2021-10-30 標(biāo)簽：fpga Verilog vhdl 3435 0

verilog的數(shù)據(jù)類型

常量：整數(shù)：位寬 num進(jìn)制 b|o|d|h數(shù)字，例如 4b1010 x值(不定值)和z值(高阻值，也可用?代替) x和z可以標(biāo)識某一位或者某一個(gè)數(shù)字...

2020-09-28 標(biāo)簽：Verilog 3353 0

Verilog的兩種塊語句解析

1. 塊語句有兩種，一種是 begin-end 語句，通常用來標(biāo)志（）執(zhí)行的語句；一種是 fork-join 語句，通常用來標(biāo)志（）執(zhí)行的語句。答案...

2021-06-18 標(biāo)簽：Verilog 語句表 3252 0

芯片設(shè)計(jì)之門級仿真

綜上，門級仿真基于測試平臺(tái)文件、門級網(wǎng)表文件、時(shí)序反標(biāo)文件、庫文件，可以進(jìn)行更精確的仿真。設(shè)計(jì)人員除了可以通過門級仿真驗(yàn)證門級網(wǎng)單與Verilog代碼功...

2022-08-15 標(biāo)簽：仿真 Verilog 3234 0

通過Verilog實(shí)現(xiàn)對一個(gè)頻率的任意占空比的任意分頻

在verilog程序設(shè)計(jì)中，我們往往要對一個(gè)頻率進(jìn)行任意分頻，而且占空比也有一定的要求這樣的話，對于程序有一定的要求，現(xiàn)在我在前人經(jīng)驗(yàn)的基礎(chǔ)上做一個(gè)簡單...

2023-01-05 標(biāo)簽：fpga Verilog 3197 0

verilog的邏輯運(yùn)算符

寫在前面之前曾經(jīng)整理過verilog的各類運(yùn)算符的表達(dá)方式，但是在學(xué)習(xí)的過程中并未深入研究關(guān)于邏輯運(yùn)算符的相關(guān)知識，導(dǎo)致在實(shí)際使用過程中錯(cuò)誤頻出，下面...

2023-09-21 標(biāo)簽：Verilog 數(shù)字電路運(yùn)算符 3189 0

兩個(gè)網(wǎng)絡(luò)相關(guān)的開源項(xiàng)目詳解

今天介紹兩個(gè)（only two）網(wǎng)絡(luò)相關(guān)的開源項(xiàng)目。 Alex的verilog-ethernet之前在介紹PCIe項(xiàng)目時(shí)有介紹過Alex的項(xiàng)目，當(dāng)時(shí)重點(diǎn)...

2021-10-27 標(biāo)簽：fpga Verilog 開源 3109 0

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Protues

Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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