Kioxia 和 Western Digital 宣布第 8 代 218 層 3D NAND 閃存。

Kioxia與Western Digital（WD）于3月30日宣布了一款218層三維NAND閃存，將成為第8代BiCS FLASH。

218層3D NAND產(chǎn)品部署在4-plane operation 1T-bit TLC和QLC，采用平面縮放技術(shù)，通過引入數(shù)種獨特的工藝和架構(gòu)實現(xiàn)，比上一代快50%。據(jù)稱比特密度提高了10%以上。此外，利用晶圓鍵合技術(shù)，開發(fā)了CBA（CMOS directly Bonded to Array）技術(shù)，用于鍵合分別制造的CMOS電路晶圓和存儲單元陣列晶圓。

傳統(tǒng)上，控制邏輯和單元邏輯是在一個晶圓上單片制造的。SK 海力士將其這種制造版本稱為 Peri Under Cell (PUC)，而 WD 和 Kioxia 將其稱為 CUA（Circuit Under Array）。Kioxia CTO Masaki Momodomi 在一份聲明中表示：“通過我們獨特的工程合作伙伴關(guān)系，我們成功推出了具有業(yè)界最高位密度的第八代 BiCS FLASH。我很高興 Kioxia 已經(jīng)開始為有限客戶提供樣品。”

WD 技術(shù)與戰(zhàn)略高級副總裁 Alper Ilkbahar 補充說：“通過使用一個共同的研發(fā)路線圖和對研發(fā)的持續(xù)投資，我們已經(jīng)能夠提前將這一基礎(chǔ)技術(shù)產(chǎn)品化，并提供高性能、資本高效的解決方案。”?

NAND供應(yīng)商層數(shù)代表

Kioxia 和 WD 聲稱他們可以在其 218 層芯片中提高單元密度，因為它們在橫向和垂直方向上都縮小了單元。他們表示，這會以優(yōu)化的成本在層數(shù)更少的更小芯片中產(chǎn)生更大的容量。

238 層芯片具有 1 TB 容量，采用 TLC（3 位/單元）或 QLC（4 位/單元）格式。該芯片的 IO 速率為 3.2Gbps，比之前 BiCS 6 芯片的 162 層 NAND 高出 60%。與 BiCS 6 技術(shù)相比，還有 20% 的寫入性能改進(jìn)和更低的讀取延遲。

Kioxa 和 WD放棄了中間 BiCS 7 技術(shù)，CUA 開發(fā)和單元收縮使 BiCS 8 成為可能。

市場可能在一兩個季度內(nèi)看到使用 BiCS 8 技術(shù)的 SSD。

?內(nèi)存供應(yīng)商進(jìn)入200層競賽

內(nèi)存供應(yīng)商正在競相為 3D NAND 添加更多層，數(shù)據(jù)爆炸以及對更大容量固態(tài)驅(qū)動器和更快訪問時間的需求推動了3D NAND市場的競爭。

美光已經(jīng)在完成 232 層 NAND 的訂單，而且不甘示弱，SK 海力士宣布將于2023年上半年開始量產(chǎn) 238 層 512Gb 三層單元 (TLC) 4D NAND。或許更重要的是，芯片制造商私下表示，他們將利用行業(yè)學(xué)習(xí)為目前正在開發(fā)的 3D-IC 堆疊 NAND。

西門子 EDA技術(shù)產(chǎn)品經(jīng)理 Ben Whitehead 表示：“處理器的摩爾定律在過去幾年中可以說一直滯后，但對于 NAND 閃存來說，摩爾定律仍然存在并且很好。”?“這是一件好事，因為現(xiàn)代計算和網(wǎng)絡(luò)對快速存儲有著無法滿足的需求。”

回顧 2D NAND，它具有平面架構(gòu)，浮柵 (FG) 和外圍電路彼此相鄰。2007 年，隨著 2D NAND 達(dá)到其規(guī)模極限，東芝提出了 3D NAND 結(jié)構(gòu)。3D 設(shè)計引入了多晶硅和二氧化硅的交替層，并將浮柵交換為電荷陷阱閃存 (CTF)。這些區(qū)別既有技術(shù)上的，也有經(jīng)濟上的。FG 將存儲器存儲在導(dǎo)電層中，而 CTF 將電荷“捕獲”在電介質(zhì)層中。由于制造成本降低，CTF 設(shè)計很快成為首選，但肯定不是唯一的。

IBM 研究員 Roman Pletka 指出：“盡管所有制造商都轉(zhuǎn)向電荷陷阱單元架構(gòu)，但我預(yù)計傳統(tǒng)的浮柵單元在未來仍將發(fā)揮不可忽視的作用，尤其是對于容量或保留敏感的用例。”

海力士表示，盡管有摩天大樓式堆疊的創(chuàng)新，但第一代 3D NAND 設(shè)計將外圍電路保留在一邊。

2016 年，專家指出，由于技術(shù)問題，3D NAND 可能會在 300 層或接近 300 層時失去動力。這似乎已被今天的謹(jǐn)慎樂觀所取代。

“在 SK海力士的 238 層之后我預(yù)計未來幾年層數(shù)將以大致相同的速度增加，”IBM 的 Pletka 說。“然而，從技術(shù)角度來看，由于高縱橫比蝕刻工藝，增加層數(shù)受到挑戰(zhàn)，而且資本支出也受到挑戰(zhàn)，因為制造芯片的時間隨著層數(shù)的增加而增加。這就是為什么我們將通過制作更薄的層、橫向縮放（例如更密集地放置垂直孔）以及使用更有效的布局（例如共享位線和邏輯縮放）來看到新的縮放方向（例如，使用拆分門架構(gòu)或存儲更多每個單元的位數(shù)）。有了這些技術(shù)，預(yù)計 NAND 閃存的存儲密度至少在未來 5 到 10 年內(nèi)會以類似的速度增長。”

三星的 Kinam Kim 發(fā)表了一個主題演講，他預(yù)測到 2030 年將有 1000 層閃存。這聽起來可能令人頭暈?zāi)垦＃@并不是完全的科幻小說。“與 NAND 閃存的歷史趨勢線相比，這已經(jīng)放緩了，”imec 存儲存儲器項目總監(jiān) Maarten Rosmeulen 說。“如果你看看其他公司，比如美光或Western Digital，他們在公開聲明中提出的內(nèi)容，他們甚至比這還要慢。不同的制造商之間也存在一些差異——似乎他們正在延長路線圖，讓它放慢速度。我們相信這是因為保持空間運轉(zhuǎn)需要非常高的投資。”

編輯：黃飛

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