SN54LS373 具有三態(tài)輸出的八路 D 類透明鎖存器

數(shù)據(jù)： Octal D-Type Transparent Latches And Edge-Triggered Flip-Flops 數(shù)據(jù)表

描述

這些8位寄存器具有3態(tài)輸出，專為驅動高電容或相對低阻抗負載而設計。高阻抗三態(tài)和增加的高邏輯電平驅動器使這些寄存器能夠在總線組織系統(tǒng)中直接連接并驅動總線，而無需接口或上拉組件。這些器件對于實現(xiàn)緩沖寄存器，I /O端口，雙向總線驅動器和工作寄存器特別有吸引力。

?? LS373和?? S373的8個鎖存器是透明的D型鎖存器，意思是當使能（C或CLK）輸入為高電平時，Q輸出跟隨數(shù)據(jù)（D）輸入。當C或CLK變?yōu)榈碗娖綍r，輸出被鎖存在設置的數(shù)據(jù)電平上。

?? LS374和?? S374的8個觸發(fā)器是邊沿觸發(fā)的D-人字拖鞋。在時鐘的正跳變時，Q輸出被設置為在D輸入端設置的邏輯狀態(tài)。

施密特觸發(fā)緩沖輸入在?? S373的使能/時鐘線和?? S374器件簡化了系統(tǒng)設計，由于輸入滯后，交流和直流噪聲抑制通常提高了400 mV。緩沖輸出控制（OC）輸入可用于將8個輸出置于正常邏輯狀態(tài)（高或低邏輯電平）或高阻態(tài)。在高阻抗狀態(tài)下，輸出既不會加載也不會顯著驅動總線。

OC \不會影響鎖存器或觸發(fā)器的內部操作。也就是說，即使輸出關閉，也可以保留舊數(shù)據(jù)或輸入新數(shù)據(jù)。

特性

單個封裝中八個鎖存器或八個D型觸發(fā)器的選擇
三態(tài)總線驅動輸出
完全并行訪問以進行加載
緩沖控制輸入
時鐘使能輸入具有滯后以改善噪聲抑制（?? S373和?? S374）< /li>
PNP輸入減少數(shù)據(jù)線上的DC負載（?? S373和?? S374）

參數(shù) 與其它產品相比?觸發(fā)器/鎖存器/寄存器

?
Technology Family
VCC (Min) (V)
VCC (Max) (V)
Bits (#)
F @ Nom Voltage (Max) (Mhz)
ICC @ Nom Voltage (Max) (mA)
tpd @ Nom Voltage (Max) (ns)
Input Type
3-State Output
IOL (Max) (mA)
Output Type
Rating
Operating Temperature Range (C)
Package Group
Package Size: mm2:W x L (PKG)
?

SN54LS373	SN74LS373
LS ? ?	LS ? ?
4.75 ? ?	4.75 ? ?
5.25 ? ?	5.25 ? ?
8 ? ?	8 ? ?
35 ? ?	35 ? ?
40 ? ?	40 ? ?
18 ? ?	18 ? ?
TTL ? ?	TTL ? ?
Yes ? ?	Yes ? ?
24 ? ?	24 ? ?
TTL ? ?	TTL ? ?
Military ? ?	Catalog ? ?
-55 to 125 ? ?	0 to 70 ? ?
CDIP CFP LCCC ? ?	PDIP SO SOIC ? ?
See datasheet (CDIP) See datasheet (CFP) 20LCCC: 79 mm2: 8.89 x 8.89(LCCC) ? ?	See datasheet (PDIP) 20SO: 98 mm2: 7.8 x 12.6(SO) 20SOIC: 132 mm2: 10.3 x 12.8(SOIC) ? ?
無樣片