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鏗騰電子科技有限公司(Cadence Design Systems, Inc; NASDAQ:CDNS)是一個專門從事電子設計自動化(EDA)的軟件公司,由SDA Systems和ECAD兩家公司于1988年兼并而成。是全球最大的電子設計技術(Electronic Design Technologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監控半導體、計算機系統、網絡工程和電信設備、消費電子產品以及其它各類型電子產品的設計。
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Cadence 的低功耗、3D-IC 和人工智能 / 機器學習(AI / ML)技術可支持超大規模計算的數據之旅 —— 從存儲和傳輸,到傳感器和設備的數...
還在為覆蓋率收斂而掙扎?Xcelium機器學習App為驗證插上翅膀
功能驗證占用了目前 SoC 設計投入勞動的 70% 以上。然而,即使在驗證上投入如此之大,流片時出現功能失效的風險卻比以往任何時候都要高。其主要原因是,...
創意電子采用Cadence數字解決方案完成首款臺積電N3制程芯片及首款AI優化的N5制程設計
楷登電子(美國 Cadence 公司,NASDAQ:CDNS)今日宣布,創意電子(GUC)借助 Cadence 數字解決方案成功完成先進的高性能計算 (...
聯華電子和Cadence共同合作開發3D-IC混合鍵合(hybrid-bonding)參考流程
聯華電子(NYSE:UMC;TWSE:2303)與楷登電子(美國 Cadence 公司,NASDAQ:CDNS)今日共同宣布,采用 Integrity ...
CadenceTECHTALK:如何利用設計中電磁分析應對RF系統集成的挑戰
直到集成到控制模塊外殼之前,RF PA 單片微波集成電路都會根據設計有條不紊的運行;但整體性能隨后則會偏離正常規格。系統集成時的設計失敗是導致產品交付延...
CadenceTECHTALK:使用 Xcelium Logic Simulator 獲得最優性能
SoC 設計的復雜性呈指數級增長且上市時間不斷縮短,因此仿真器的性能至關重要。Cadence Xcelium?是高性能仿真器的領導者,我們不懈地專注于提...
? 伴隨著消費類電子的增長曲線趨于平緩和以新能源汽車為主要推動力的車規芯片需求爆發,越來越多的芯片設計公司開始跨入汽車電子芯片設計領域。不同于消費類電子...
Cadence Tensilica HiFi DSP助力車載杜比全景聲系統實現高效節能的音頻播放技術
楷登電子(美國 Cadence 公司,NASDAQ:CDNS)今日宣布,Cadence Tensilica HiFi DSP IP 現已支持車載杜比全景...
12 月 26 日至 27 日,中國集成電路設計業 2022 年會暨廈門集成電路產業創新發展高峰論壇(ICCAD 2022)在廈門國際會展中心隆重召開,...
Cadence宣布為新一代AI、汽車和移動應用推出業界一流的8533Mbps LPDDR5X IP解決方案
中國上海,2022 年 12 月 27日 —— 楷登電子(美國 Cadence 公司,NASDAQ:CDNS)近日宣布推出首個 LPDDR5X 存儲器接...
Cadence Allegro如何對比兩份PCB文件差異 在進行PCB設計的時候,有時候會需要對兩份PCB文件進行對比,以便核對前后修改后的文件,哪些地...
Cadence榮獲六項2022 TSMC OIP年度合作伙伴大獎
中國上海,2022 年 12 月 14 日 —— 楷登電子(美國 Cadence 公司,NASDAQ:CDNS)今日宣布,其 EDA、IP 和云計算解決...
安裝cadence 軟件的時候會自動在默認的安裝路徑上創建目錄進行安裝,選擇Preferences→InstallScape
Cadence Tensilica團隊將亮相CES 2023
想親自見證 CES(美國國際消費類電子產品展覽會)期間巨大創新背后激動人心的技術嗎?現在就來預約 CES 2023 Cadence 的會議吧!會議將于1...
7.2小時完成868個HBM封裝端口——Cadence Clarity 3D Solver仿真案例詳解
導讀:Cadence公司在2019年推出 Clarity 3D Solver場求解器,正式進軍快速增長的系統級分析和設計市場。與傳統的三維場求解器相比,...
Cadence宣布推出性能領先的22Gbps GDDR6 IP并在TSMC N5工藝上通過硅驗證
Cadence 致力于擴大我們的 IP 產品組合,以滿足客戶不斷變化的設計要求。客戶現在可以信心滿滿地在 TSMC N5 工藝節點上利用 Cadence...
Cadence新支持臺積電的N16RF設計參考流程和制程設計套件
Cadence 射頻集成電路解決方案支持 Cadence 智能系統設計(Intelligent System Design)戰略,助力實現系統級芯片(S...
Certus Closure Solution可發揮時序簽核和ECO技術上的優勢
上述流程會用到兩個主要工具,分別是用于模塊層次優化的 Tempus ECO,以及用于 SoC 層面靜態時序分析的 Tempus STA。這里缺失了全芯片...
Virtuoso Layout Suite 支持現有版圖在給定工藝技術上的復用,利用自定義布局和布線自動化技術,在新的工藝技術上快速重建移植后的版圖。
數字全流程提供了支持臺積電 N4P 和 N3E 工藝技術的幾個關鍵功能,包括從合成到簽核工程變更單(ECO)的原生混合高度單元行優化,可實現更好的 PP...
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