隨著物聯(lián)網(wǎng)和5G技術的快速發(fā)展，通信網(wǎng)絡中待傳輸?shù)臄?shù)據(jù)量急劇增加，因此人們對數(shù)據(jù)傳輸速率提出了更高的要求。由于并行傳輸接口（CMOS和LVDS）存在板級布線復雜、封裝引腳數(shù)較多、線間串擾大、功耗大等問題，已不能滿足高速數(shù)據(jù)傳輸?shù)男枨蟆Ｔ诖吮尘跋拢?a target="_blank">電子產業(yè)的領導標準機構JEDEC協(xié)會發(fā)布了JESD204接口標準，實現(xiàn)了數(shù)據(jù)轉換器（ADC/DAC）與數(shù)據(jù)處理器件（FPGA/ASIC）之間的高速通信。本文簡要梳理了數(shù)據(jù)通信接口的發(fā)展歷史，并介紹了JESD204規(guī)范如何使電路路由與裝置互連設計變得更簡單。

高速率與低功耗驅動，從CMOS數(shù)據(jù)總線到JESD204標準

數(shù)據(jù)轉換器的產品處于不斷演進中，隨著位深和采樣速率的增加，數(shù)據(jù)輸入與輸出也變得越來越困難。十年或二十年前，高速轉換器的采樣速率不超過100 MSPS，因此使用TTL或CMOS并行數(shù)據(jù)總線就足夠了。

然而，速度一旦突破100 MSPS，便不再能夠維持這種單端信號的建立與保持時間。為了提升速度，高速轉換器轉而采用差分信號，LVDS開始取代CMOS成為轉換器數(shù)字接口技術的首選。不過，轉換器的速度和分辨率以及對更低功耗的要求使得CMOS和LVDS也不是很適合轉換器。CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會增大，導致更高的功耗，雖然LVDS的電流和功耗依然相對較為平坦，但接口可支持的最高速度受到了限制，這是由于驅動器架構以及眾多數(shù)據(jù)線路都必須全部與某個數(shù)據(jù)時鐘同步所致。

與此同時，在轉換器分辨率和采樣率不斷提升的情況下，使用CMOS和LVDS輸出所需要的引腳數(shù)也大大增多，對于器件設計的增加效率、降低功耗、減小封裝尺寸限制挑戰(zhàn)都會隨之增加。

2006年4月，JESD204最初版本發(fā)布，該版本描述了轉換器和接收器（通常是FPGA或ASIC）之間數(shù)Gb的串行數(shù)據(jù)鏈路，采用具有JESD204接口的電流模式邏輯（CML）輸出驅動器開始用于新一代轉換器中。不同于CMOS或LVDS傳輸?shù)牟⑿袛?shù)據(jù)模式，由于CML驅動器采用的接口通常為串行接口，增加引腳數(shù)的要求與CMOS或LVDS相比要小得多。在恒定電流模式下總功耗會降低。此外，由于也采用了差分信號，CML驅動器同樣對共模噪聲具有良好的耐受能力。這些特性對于克服許多高速ADC應用的系統(tǒng)尺寸和成本限制非常重要，廣泛應用于包括無線基礎設施、收發(fā)器架構、軟件定義無線電、便攜式儀器儀表、醫(yī)療超聲設備、雷達和安全通信等在內的領域。

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引腳數(shù)比較——200 MSPS ADC

JESD204標準的進一步演進

在 JESD204的最初版本中，串行數(shù)據(jù)鏈路被定義為一個或多個轉換器和接收器之間的單串行通道。下圖給出了圖形說明，圖中的通道代表 M 轉換器和接收器之間的物理接口，該接口由采用CML驅動器和接收器的差分對組成。幀時鐘同時路由至轉換器和接收器，并為器件間的JESD204鏈路提供時鐘。通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負載阻抗定義為100Ω ±20%。差分電平定義為標稱800 mV峰峰值、共模電平范圍從0.72 V至1.23 V。

JESD204最初標準

當JESD204標準越來越受歡迎時，人們開始意識到該標準需要修訂以支持多個轉換器下的多路、對齊的串行通道，以滿足轉換器日益增長的速度和分辨率。這種認識促成了JESD204第一個修訂版的發(fā)布，即JESD204A。此修訂版增加了支持多個轉換器下的多路對齊串行通道的能力。該版本所支持的通道數(shù)據(jù)速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時鐘和電氣接口規(guī)范。增加了對多路對齊串行通道的支持，可讓高采樣速率和高分辨率的轉換器達到3.125 Gbps的最高支持數(shù)據(jù)速率。下圖以圖形表示JESD204A版本中增加的功能，即支持多通道。

JESD204A規(guī)范

JESD204標準和修訂后的JESD204A標準在性能上都比老的接口標準要高，但它們依然缺少一個關鍵因素，即沒有定義可確定性設置轉換器延遲和串行數(shù)字輸入/輸出的功能。另外，轉換器的速度和分辨率也不斷提升。這些因素導致了該標準的第二個版本JESD204B的正式發(fā)布。該標準中一個重要方面就是加入了實現(xiàn)確定延遲的條款。此外，支持的數(shù)據(jù)速率也提升到12.5 Gbps，并劃分器件的不同速度等級。此修訂版標準使用器件時鐘作為主要時鐘源，而不是像之前版本那樣以幀時鐘作為主時鐘源。

JESD204B規(guī)范

隨著技術的不斷發(fā)展，JESD204標準下的最新版本JESD204C于2017年底發(fā)布，以繼續(xù)支持當前和下一代多千兆數(shù)據(jù)處理系統(tǒng)性能要求的上升趨勢。JESD204C 小組委員會為該標準的新修訂版制定了新的高水平目標：提高通道速率以支持更高帶寬應用的需求，提高有效載荷傳輸?shù)男剩倪M鏈路穩(wěn)健性。JESD204C雖然傳輸層與JESD204B無異，但物理層卻發(fā)生了相當大的變化。此外，JESD204C已將通道速率上限提高到32 Gbps，早期版本中確定的312.5 Mbps下限則保持不變。

數(shù)據(jù)接口類對應的通道數(shù)據(jù)速率

總結展望

采用JESD204各版本規(guī)范的設計數(shù)量與日俱增，并且涉及諸多前沿市場。在數(shù)據(jù)通信接口標準的演進過程中，ADI公司預見到了推動轉換器數(shù)字接口向JESD204發(fā)展的趨勢，作為JEDEC JESD204標準委員會的創(chuàng)始成員，ADI公司同時開發(fā)出了兼容的數(shù)據(jù)轉換器技術和工具，并推出了全面的產品路線圖，從而全力幫助客戶充分利用這一重大接口技術突破：AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC，集成JESD204接口;AD9644和AD9641是14位、80 MSPS/ 155 MSPS、雙通道/單通道ADC，集成JESD204A接口。DAC這塊，AD9128是一款雙通道、16位、1.25 GSPS DAC，集成JESD204A接口……

如今，在數(shù)字化與智能化的浪潮下，許多數(shù)據(jù)密集型行業(yè)應用持續(xù)突破數(shù)據(jù)傳輸速率界限，系統(tǒng)設計也越來越復雜，對轉換器性能要求也越來越高。相信JESD204標準能夠進一步調整和演進，滿足更多面向未來新設計的需要。
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