邏輯分析儀是一種電子儀器，可捕獲并顯示來自數(shù)字系統(tǒng)或數(shù)字電路的多個信號。邏輯分析儀可以將捕獲的數(shù)據(jù)轉(zhuǎn)....

有時候我們想?yún)⒖脊俜降脑创a，但是有些IP怎么也找不到官方的源碼，具體原因是什么呢？

全球?qū)Ш叫l(wèi)星系統(tǒng)（英文：Global Navigation Satellite System，GNS....

在設(shè)計周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運行整個工程會導(dǎo)致....

基于vivado2020.1和zcu102開發(fā)板(rev1.1)開發(fā)項目，工程涉及DDR4（MIG）....

fpga 上電時，默認(rèn)是從 flash 的 0x00 地址開始讀數(shù)據(jù)。如 UG470 文檔 page....

鑒于機器學(xué)習(xí)和人工智能等應(yīng)用的 FPGA 設(shè)計中硬件加速的興起，現(xiàn)在是剝開幾層“云霧”并討論 HDL....

UART 是一種舊的串行通信機制，但仍在很多平臺中使用。它在 HDL 語言中的實現(xiàn)并不棘手，可以被視....

UART 是一種舊的串行通信機制，但仍在很多平臺中使用。它在 HDL 語言中的實現(xiàn)并不棘手，可以被視....

自動白平衡模塊的設(shè)計是使用 HDL Coder 在 MATLAB 和 Simulink 中創(chuàng)建的。H....

最近，CF中某些主播“開（下稱KG）掛”升上熱搜，作為十年老兵，瓜是吃的飽飽的。之后官方下場進(jìn)行檢測....

我們將使用實例講解MATLAB / Simulink HDL 使用入門。

該項目通過一個示例演示了 HLS 中組合電路對設(shè)計的影響。

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計性能。

Verilog和System Verilog是同一硬件描述語言（HDL）的同義名稱。

機器人技術(shù)處于工業(yè) 4.0、人工智能和邊緣革命的前沿。讓我們看看如何創(chuàng)建 FPGA 控制的機器人手臂....

核心CPU是XX32FXXX,在工業(yè)控制領(lǐng)域其實FPGA占比也很大，所以能不能用FPGA做一個ODr....

該項目演示如何在 Zynq SoC 上開始使用 FreeRTOS。

雖然想必您知道，在綜合或?qū)崿F(xiàn)階段，增量運行可以從參考文件中讀取和復(fù)制信息，但僅在某些階段中能節(jié)省時間....

FPGA設(shè)計是無情的，所以我們需要利用能獲得的任何軟件進(jìn)行檢查

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Co....

我們在Windows系統(tǒng)下使用Vivado的默認(rèn)設(shè)置調(diào)用第三方仿真器比如ModelSim進(jìn)行仿真時，....

AD9144是一款支持jesd204b協(xié)議高速DAC芯片。AD9144-FMC-EBZ是基于AD91....

這周末調(diào)試《車牌識別算法》遇到點問題，“無聊”中用FPGA搞個2048小游戲玩玩。

由于某種需求需要生成正弦波，因此使用 C 應(yīng)用程序中的sin()函數(shù)來計算單位圓的幅度值，然后將該幅....

可編程邏輯系統(tǒng)通常部署在可能存在噪聲的應(yīng)用中。這種噪聲會影響可編程邏輯設(shè)計接收的信號。

本文介紹的是 FPGA VR 相機的第二個版本，第一個版本是下面這樣.

在Block Design中查找IP時輸入Microblaze，就會發(fā)現(xiàn)下面幾種IP，我們常規(guī)使用的....

半導(dǎo)體行業(yè)中使用范圍最廣的EDA應(yīng)用之一。

大部分開發(fā)者使用 BUFGCTRL 或 BUFGMUX進(jìn)行時鐘切換，它們在時鐘切換上可以提供無毛刺輸....