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FPGA設計論壇

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雙線性插值算法的講解

在雙線性插值中,我們現在找x0', y0'所在位置旁邊的四個點,再根據這四個點與....
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淺析標準的Verilog對語句有兩種分組方式

標準的Verilog對語句有兩種分組方式——使用begin…end或fork…join,begin…....
的頭像 FPGA設計論壇 發表于 09-14 11:02 ?1091次閱讀
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移位寄存器的設計與實現

移位寄存器的功能和電路形式較多,按移位方向分有左移、右移、和雙向移位寄存器;按接收數據方式分為串行輸....
的頭像 FPGA設計論壇 發表于 09-06 11:35 ?5239次閱讀

DDS信號發生器的理解與實現

DDS信號發生器采用直接數字頻率合成(Direct Digital Synthesis,簡稱DDS)....
的頭像 FPGA設計論壇 發表于 09-01 15:21 ?3131次閱讀

Verilog中clk為什么要用posedge,而不用negedge

在ModelSim仿真中,時鐘是很嚴格的,但是在真實的晶振所產生的clock卻是不嚴格的,比如高電平....
的頭像 FPGA設計論壇 發表于 08-31 15:51 ?4885次閱讀

關于DDR3地址的容量計算

bank是存儲庫的意思,也就是說,一塊內存內部劃分出了多個存儲庫,訪問的時候指定存儲庫編號,就可以訪....
的頭像 FPGA設計論壇 發表于 08-30 14:40 ?2763次閱讀

編輯與改寫IP核源文件的方法

有些時候,根據設計需求可能會想要修改IP核生成的源文件(只能修改未加密文件),包括HDL文件和XDC....
的頭像 FPGA設計論壇 發表于 08-25 14:38 ?3545次閱讀

在工程中學習到的各種時序約束技巧

推薦使用Xilinx language templates的代碼塊,這里的代碼能夠綜合出正確且結構簡....
的頭像 FPGA設計論壇 發表于 08-15 14:15 ?1621次閱讀

m序列簡介及性質說明

m序列是目前廣泛應用的一種偽隨機序列,其在通信領域有著廣泛的應用,如擴頻通信,衛星通信的碼分多址,數....
的頭像 FPGA設計論壇 發表于 08-15 09:36 ?19361次閱讀

FIFO的使用介紹

FIFO的使用非常廣泛,一般用于不同時鐘域之間的數據傳輸,或者用于不同數據寬度之間的數據匹配。在實際....
的頭像 FPGA設計論壇 發表于 08-14 10:49 ?5920次閱讀

CAN總線為什么要有兩個120Ω的終端電阻

高速CAN所加的兩個120歐的電阻實際上模擬的是線束連接無窮遠的時候在傳輸線上產生的特性阻抗(而不是....
的頭像 FPGA設計論壇 發表于 08-13 10:39 ?11322次閱讀

時鐘周期約束詳細介紹

時鐘周期約束:?時鐘周期約束,顧名思義,就是我們對時鐘的周期進行約束,這個約束是我們用的最多的約束了....
的頭像 FPGA設計論壇 發表于 08-05 12:50 ?4191次閱讀

PCIe的DMA介紹

DMA(Direct Memory Access),直接內存訪問,在該模式下,數據傳送不是由CPU負....
的頭像 FPGA設計論壇 發表于 08-03 14:15 ?6369次閱讀

跨時鐘域信號處理問題

如果在后一級的判斷電路把低于VOL電壓判斷為0,把高于VOH的電壓判斷為1,那么在輸入VIL–VLH....
的頭像 FPGA設計論壇 發表于 07-21 14:44 ?1978次閱讀

DC-SCM是什么 為什么要使用DC-SCM

DC-SCM是OCP硬件管理項目的一個子項目。DC-SCM實施模塊化服務器管理,包含了已存儲在典型處....
的頭像 FPGA設計論壇 發表于 07-11 09:50 ?4886次閱讀

FPGA中實現對數運算的方法

下面介紹使用IP核floating-point來計算對數,該IP計算對數時,計算的是Ln(A)(A是....
的頭像 FPGA設計論壇 發表于 07-06 14:52 ?5729次閱讀

DDR3約束規則與IP核時鐘需求

FPGA端掛載DDR時,對FPGA引腳的約束和選擇并不是隨意的,有一定的約束規則,一般可以通過利用v....
的頭像 FPGA設計論壇 發表于 07-03 17:20 ?5416次閱讀

一文詳解Xilin的FPGA時鐘結構

?xilinx 的 FPGA 時鐘結構,7 系列 FPGA 的時鐘結構和前面幾個系列的時鐘結構有了很....
的頭像 FPGA設計論壇 發表于 07-03 17:13 ?4098次閱讀

PCIe與PCI之間的區別

PCIe(Peripheral Component Interconnect Express)是繼I....
的頭像 FPGA設計論壇 發表于 07-03 16:20 ?22693次閱讀

鎖相環的一些概念

鎖相環的鎖定是指鎖相環的輸出頻率等于輸入頻率,而輸出信號的相位跟隨輸入信號的變化而變化。
的頭像 FPGA設計論壇 發表于 07-03 15:23 ?2302次閱讀

小編科普一下關于鎖相環的一些概念

捕獲,是指從輸入信號加到鎖相環輸入端開始開始,一直到環路達到鎖定的全過程。
的頭像 FPGA設計論壇 發表于 07-03 15:10 ?4584次閱讀

如何得到LUT與REG的使用比例

一、如何得到LUT與REG的使用比例 riple 我們先看一個FPGA工程的編譯結果報告: 在這個報....
的頭像 FPGA設計論壇 發表于 07-03 14:54 ?2600次閱讀

三種高速乘法器實現原理

隨著3G技術的發展,關于圖像、語音、加密等數字信號處理技術隨處可見,而且信號處理的實時性也要求越高。....
的頭像 FPGA設計論壇 發表于 07-03 11:14 ?7634次閱讀

硬件中常見的基本存儲元件的定義

鎖存器是電平觸發的存儲單元,數據存儲的動作取決于輸入時鐘(或者使能)信號的電平值,僅當鎖存器處于使能....
的頭像 FPGA設計論壇 發表于 07-03 10:11 ?2878次閱讀

Vivado使用技巧時鐘的基礎知識

波形(waveform)以列表的形式給出,表中包含上升沿和下降沿在周期中的絕對時間,以ns為單位;第....
的頭像 FPGA設計論壇 發表于 07-01 14:28 ?5101次閱讀

Vivado設計約束功能概述

XDC約束可以用一個或多個XDC文件,也可以用Tcl腳本實現;XDC文件或Tcl腳本都要加入到工程的....
的頭像 FPGA設計論壇 發表于 06-30 11:27 ?4505次閱讀

LVDS電平以及LVDS25電平能否約束到這個BANK上呢?

當兩個banks的I/O口作為LVDS電平時,HR banks的I/O電壓VCCO只能為2.5V,H....
的頭像 FPGA設計論壇 發表于 06-24 11:28 ?11453次閱讀

xilinx core generator里面的block ram介紹

CORE Generator里有很多的IP核,適合用于各方面的設計。一般來說,它包括了:基本模塊,通....
的頭像 FPGA設計論壇 發表于 06-20 17:21 ?2912次閱讀

D觸發器為什么能對數據延遲一個時鐘周期

D觸發器在FPGA里用得很多,但我經常無法理解D觸發器為什么能對數據延遲一個時鐘周期(打一拍)。下面....
的頭像 FPGA設計論壇 發表于 06-17 16:56 ?7708次閱讀

詳解邏輯單元的內部結構

邏輯單元(Logic Element,LE)在FPGA器件內部,用于完成用戶邏輯的最小單元。一個邏輯....
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