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　　在這個半導體制程工藝即將面臨更新換代之際，我們不妨從設計、制造和代工不同角度審視一下，迎接全新工藝的半導體企業的應對策略。

　　新工藝新優勢

　　新制程一直是半導體工業發展的標尺，而為產品帶來全新競爭力則是企業傾注心血鉆研新技術最大的驅動力。每一代的工藝進步給半導體產品帶來的性能和功耗提升是明顯的。高效能、低耗電及更微小尺寸是半導體技術的三大發展趨勢，隨著便攜電子產品成為市場主流，幾乎所有集成電路的尺寸均朝更微小化發展。在同樣尺寸的硅片上，新制程讓制造商能夠增加更多的功能，提高芯片的運行速度，或者降低功能成本。采用28nm先進技術所帶來的主要好處是能滿足客戶對高效能、低耗電、微小化的市場需求。

　　作為除了Intel之外唯一堅持工藝研發的通用芯片IDM，意法半導體高級執行副總裁兼首席技術官Jean-Marc Chery談及制程進步表示，在消費電子市場上，機頂盒芯片(解碼器)、網關和3D(HD)TV是制程從 40 nm技術節點向32/28 nm節點升級的受益者，這些新制程可把芯片的處理性能提高30%左右，而功耗沒有任何增加。此外，更小的特征尺寸讓制造商能夠在每顆芯片上集成更多的處理單元，從而提高計算能力和處理性能，例如，給用戶帶來出色的高清3D TV體驗。在網絡系統芯片方面，消費者將獲得數據速率達到14-25G bit/s的產品，數據傳輸速率比上一代技術節點的10-14G bit/s高出許多。

　　關于新工藝帶來的優勢，TSMC中國區總經理陳家湘介紹，28HP制程最先采用先進的高介電層/金屬閘(HKMG)技術，相較于40nm制程，此項制程在相同漏電基礎上速度增快約25%，而在相同速度基礎上漏電亦可降低約50%。目前28nm制程區分為Gate-First(柵極最先)以及Gate-Last(柵極最后)二種方式。由于Gate-Last技術具有同時兼顧P-type及N-type晶體管臨界電壓(Vt)調整的最佳優勢，TSMC已宣布在高效能及低耗電制程，為客戶采用Gate-Last技術。另一方面，TSMC在業界的領導地位奠基于“先進技術、卓越制造、客戶伙伴關系”三位一體的差異化競爭優勢。2010年，TSMC已為客戶的28nm可編程邏輯門陣列(FPGA)提供了先進的硅穿孔(Through Silicon Via)以及硅中介層(Silicon Interposer)的芯片驗證(prototyping) 服務。藉由自身研發的硅穿孔通道(TSV)及與集成電路制造服務業者兼容的晶圓級封裝技術，TSMC承諾與客戶緊密合作開發符合成本效益的三維集成電路系統整合方案。

　　賽靈思的全新FPGA就是基于TSV技術的28nm新產品，該公司亞太區銷售及市場總監張宇清坦言得益于28nm工藝技術，賽靈思推出了統一架構，將整體功耗降低一半且具有業界最高容量(200萬邏輯單元)的7系列FPGA產品，不僅能實現出色的生產率，解決 ASIC 和 ASSP 等其他方法開發成本過高、過于復雜且不夠靈活的問題，使 FPGA 平臺能夠滿足日益多樣化的設計群體的需求。在 28 nm工藝節點上，靜態功耗是器件總功耗的重要組成部分，有時甚至是決定性的因素。由于提高可用系統性能和功能的關鍵在于控制功耗，因此為了實現最高功效，首先必須選用適合的工藝技術。賽靈思選擇了HKMG高性能低功耗工藝技術，以使新一代 FPGA 能最大限度地降低靜態功耗，確保發揮 28 nm技術所帶來的最佳性能和功能優勢。與標準的高性能工藝技術相比，高性能低功耗工藝技術使得 FPGA 的靜態功耗降低了 50%，總功耗也減少 50%。同時，新一代開發工具通過創新時鐘管理技術可將動態功耗降低 20%，此外，通過部分重配置技術的增強，幫助設計人員進一步降低功耗并減少系統成本33%。

　　Synopsys公司戰略聯盟總監Kevin Kranen認為企業紛紛向先進工藝遷移的主要原因有三點。

　　成本/晶片面積/集成度：目標實現智能電話、平板電腦和智能電視等終端產品的物料(BOM)成本最低化。GF預計，他們的28SLP工藝密度是傳統40LP工藝的兩倍。通過將應用處理器、圖形、內存控制器、視頻編碼/解碼、標準連線接口(USB、MIPI)和標準無線接口(WiFi、藍牙和LTE)集成在單一的系統級芯片上，企業可以大幅降低終端產品成本，并且可以制造出更小更薄的產品。集成后降低成本/縮小體積帶來好處的例證之一就是iPad 2使用的Apple A5。通過目前在45nm中的應用，集成使蘋果公司產品與分立式芯片相比在成本、性能和外形方面具有顯著優勢。

　　功耗：集成的諸多好處和使用高階節點有助于降低功耗和延長電池壽命。GF估計，與傳統的40G工藝相比，在指定速度下，他們的28HPP工藝每個交換機使用的功耗減少了一半，待機功率也只有30%。

　　性能：設計人員還可以在相同有效功率下從設計部分提高性能。與40LP工藝相比，GF的28SLP速度提高了80%。

　　新工藝新挑戰

　　新工藝帶來新競爭優勢的同時，將許多設計和制造上的挑戰也帶給整個業界，為此，要求設計者與EDA(電子設計自動化)和晶圓廠之間保持良好的合作以應對全新的設計和制造挑戰。隨著半導體工業按照摩爾定律的規則，力爭使芯片上集成的晶體管數量成倍增加，新的技術挑戰在不斷涌現。在不犧牲功耗甚至降低功耗的前提下，提高處理性能是半導體廠商亟待解決的另一項技術挑戰，這就需要整個產業鏈的通力協作。

　　隨著芯片特征尺寸縮小，因為20nm以下制程的分散性，寄生效應和器件可變性增強。理解這些新的效應并如何有效地給它們建模是芯片設計的一大挑戰。Jean-Marc Chery介紹，意法半導體與所有的主要的EDA企業密切合作，為客戶提供設計工具，幫助客戶克服新技術節點帶來的設計復雜性問題。事實上，處理好設計復雜性增加問題，能夠為客戶提供有效的設計工具，保證甚至縮短客戶基于新技術節點的產品上市時間，是半導體公司要解決的最大挑戰之一。事實上，對于30nm以下制程，能夠克服這些挑戰的主要芯片廠商的數量正在減少，當然，意法半導體是這些為數不多的主要廠商之一。

　　新的工藝離不開出色的EDA工具，工具開發商在高階工藝階段面臨三項高層次的挑戰，另外還有幾個相關的具體問題和解決方案。這方面的挑戰包括：管理日益復雜的系統級芯片(SoC)的幾何體積越小，意味著系統級芯片內容越多，復雜程度越高;改善系統級架構驗證和實施，更多地使用預驗證、易于集成的商業IP(知識產權)以及采用更好更高效的驗證方法;提高實施、簽核與驗證的準確性以及改善吞吐量/上市時間/風險。

　　談及對SoC(系統級芯片)設計師在新的節點中將會遇到的工具和方法的轉變， Kevin Kranen認為，新節點面臨的挑戰各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰包括以下幾方面。

　　1. 由于氮氧化硅(SiON)柵極介質厚度過薄難以控制，在降低柵極漏電和閾值變異性方面遇到挑戰。目前，各大芯片代工廠紛紛轉向新的材質和高K金屬柵極(HKMG)工藝技術(先柵極和后柵極工藝)。這一變化導致了必須在布線工具和設計規則檢查(DRC)工具中納入新的設計規則。

　　2. 在193nm光刻基本限值下作業的挑戰。設計師必須加強對實施和簽核的光刻檢查。目前，各個領先的芯片代工廠均要求用戶在提交設計前實施某種形式的光刻檢查。比如，針對不同Foundry(代工廠)的特點，Synopsys提供不同的工具來協助識別和排除那些導致光刻問題和其它影響良率的設計。

　　3. 用于參數提取的新工藝拓撲結構建模方面的挑戰。目前，各大領先芯片代工廠正創建新的“通孔接觸”(via and contact)拓撲結構，來改善芯片的可制造性和維持其密度。STAR RC等提取工具已得到了更新，以更好地了解新的通孔蝕刻效應和凹刻接觸技術。

　　4. 管理參數異變性，尤其是在簽核期間異變性的挑戰。參數異變性，對比此前工藝節點中的狀況，其百分比相對基準數據已出現了顯著增長，不過利用最壞情況分析法又過于悲觀。目前，芯片代工廠和設計師開始要求采用高級片上變異(AOCV)設計和分析方法，來限定變異性和提供準時的簽核。同時要求EDA工具必須具備AOCV分析能力。

　　與此對應，22/20nm則有不同的要求，EDA工具面臨的主要挑戰包括以下4點。

　　1. 新限制性設計規則的增加，以確保利用193nm可成功實現絕對分辨率限值的光刻。為適應這些新規則的要求，必須對布局和布線工具以及DRC檢查進行升級。

　　2. 對于部分層級超越193nm光刻的限值方面的挑戰。包括通孔和金屬齒距在內的部分芯片層不能在單一光罩內進行投影成像，這是因為這些芯片層在20/22nm工藝下體積太小，密度太大，必須采取雙圖案模式，將一個單一芯片層的特性分離在兩個光罩內。雙圖案模式提出了新的間距要求，可能增加設計的面積。不過，智能化的布局和布線可以在實際實施時，緩解雙圖案模式對面積產生的絕大部分影響。

　　3. 新的提取需求部分22/20nm工藝增加了凹刻接觸等新的結構和拓撲，要求必須具備新的提取能力。

　　4. 向鰭式場效晶體管(FINFET)/TriGate結構的演進對整個半導體行業造成了重大影響的英特爾宣布，他們將轉向利用TriGate晶體管制造22nm芯片。FINFET/TriGate結構對提取和SPICE模擬具有更高的要求，Synopsys已經開始在EDA工具中考慮這些問題。同時，工藝和設備工程師要在FINFET上開展工藝或設備模擬，也必須擁有從二維TCAD轉向三維TCAD能力。

　　代工廠角度，陳家湘介紹，為了因應全新設計的挑戰，TSMC與fabless(無晶圓半導體)客戶應該更早、更深入及更緊密的合作，結合雙方的優勢共同因應未來在設計與技術上的挑戰。首先，foundry與fabless 應更早一步定位產品的設計;其次，雙方應該更深入地加強硅IP的合作，共同追求可制造性設計(DFM)與設計規范限制(RDR)等設計工具的一致性，進一步從設計到生產的過程中共同解決問題，提升產品質量。目前，TSMC 28nm設計生態環境已準備就緒，發表包括設計參考流程12.0版(Reference Flow 12.0)、模擬/混合訊號參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項最新的定制化設計工具，強化既有的開放創新平臺設計生態環境，幫助客戶更快更好的開發28nm產品。另外，28nm產品已進入量產，客戶采用TSMC開放創新平臺(Open Innovation Platform)所規劃的28nm新產品設計定案(tape out)數量已經超過80個。

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　　現實：成本逐漸成第一難題

　　隨著半導體工藝向深亞微米發展，半導體設計與制造的成本都呈幾何級數增長，以設計為例，32nm的芯片設計成本比起130nm增長了360%，達到了6000萬美元，而制造的成本增加更為可怕，新建一條生產線從90nm的25億美元增加到22nm的超過45億美元(參見圖1)。因此，降低設計生產制造成本，逐漸成為采用先進制程的最大阻礙。

　　Jean-Marc Chery介紹，若想克服挑戰，設計層面最重要的是，技術研發人員與芯片設計、設計工具人員之間必須建立密切的合作關系。制造方面，意法半導體采用和制造技術開發者以及EDA公司緊密合作的方式，以降低自己采用新技術的成本支出，與國際半導體開發聯盟(ISDA)的合作就是其中一例。通過與出色的伙伴合作克服上述挑戰，為客戶提供最佳的解決方案，在成本增加有限的前提下不斷提高性能。即將到來的20nm技術節點將使28nm技術節點的系統芯片提高性能30%，并降低制造成本，我們將看到處理速度達到3 GHz的芯片，晶體管數量超過20億支的裸片，意法半導體將從2012年 (Q1，一季度)開始設計20nm芯片，從 2013 (Q1)年開始提供原型芯片。

　　當然，復雜性(設計和技術)的增加自然會拉動成本上升。Jean-Marc Chery強調，IDM廠商是控制并擁有芯片設計、制造和測試資源(技術和設施)的企業，事實上，由于技術開發與設計知識之間的關系比較密切，所以IDM廠商在克服這些挑戰方面可能更具優勢。芯片設計人員與技術開發人員之間的合作是優化設計技術的關鍵，能夠在一個IDM環境內有效地建立這種合作關系，就可為客戶提供一個性價最高的解決方案。“我們把這種方法稱之為‘設計與技術共同優化’，這是在未來技術節點(例如20nm)取得成功的關鍵。”

　　張宇清承認，考慮到28nm時的掩膜成本比前一代工藝更高，同時賽靈思還要為芯片增加更多的性能和功能所帶來的芯片復雜度的提升、軟件效率的提升、更多的測試流程、開發更多的解決方案(賽靈思目標設計平臺，TDP)，所以賽靈思在28nm節點的研發投入較其他企業會更高。但是，研發的高投入是可以通過更多的市場和應用來抵消掉。由于FPGA的可重新編程性，所以賽靈思不需要像ASIC/ASSP那樣針對細致化的市場或應用來開發方案。因此，掩膜和研發成本就可以在許多不同的應用和市場中攤銷掉了。最新的SSI技術(可堆疊硅片互聯)可以有效地幫助其更好更快地實現大型FPGA芯片的生產良率，從而降低成本并開發出大型FPGA。因此相信在28nm節點或者更先進的工藝上，FPGA是比ASIC和ASSP更具競爭優勢的。

　　Synopsys十分重視降低設計總成本，Kevin Kranen介紹他們采取并收到明顯效果的3項措施。

　　1. 提供合格的標準元件、內存和接口IP。對這種基礎構建模塊使用IP進行開發是新工藝技術投入中最大成本之一，但成品差異化卻是最小。越來越多地企業從Synopsys、ARM和代工廠購買投放市場的IP。

　　2. 預測試流程設計中耗費最大的時間和金錢成本的工作，就是將EDA工具和IP融入一個測試流程。許多公司讓整個團隊來負責這個流程，或者是在向新節點或新標準單元的轉移過程中，在計劃時間表中預留了很長的時間。Synopsys通過Lynx設計系統和相關的芯片代工廠就緒系統(FRS)，為許多高階節點和IP源的組合提供了預測試、預集成的完整的流程。

　　3. 快速原型和FPGA一般情況下，初創設計中進行可行性測試和用戶興趣檢測的最快速且最低成本的方法，就是采用FPGA。Synopsys提供了一整套完善的FPGA設計工具、快速原型工具和硬件，為無論是單一的FPGA還是多FPGA系統提供了一個最佳路徑。

　　從經濟的角度來看，整個半導體產業確實都面臨成本上升的壓力。專foundry面臨新廠建造成本的增加，而IDM與fabless公司隨著芯片設計更加復雜化、漏電及耗電的要求更高，亦面臨設計成本增加的壓力。陳家湘認為，解決此成本問題的關鍵取決于整個半導體產業如何攜手合作，提出最佳的解決方案來強化效能、功率與面積。全球半導體業者應該掌握產業發展的趨勢及利用整個產業現有的設計生態環境(ecosystem)創造自己的優勢。

　　未來：超越還是拯救摩爾定律?

　　摩爾定律一直是指揮半導體發展的金科玉律，半導體的發展始終徘徊在這條定律左右。不過，摩爾定律始終是個有著物理極限的構想，而隨著技術不斷前行，這個極限已經在人們觸手可及的不遠處。

　　Jean-Marc Chery認為，半導體制造未來的技術發展沿兩大主線展開。

　　第一條主線是“超越摩爾”(More than Moore)，以技術多元化為研發重點，在一個系統封裝內整合不同類型的技術，包括3D技術。這條主線還包括克服技術挑戰，例如，在系統封裝內的裸片之間的連接、測試和熱管理。此外，未來的制程研發計劃還包括我們稱之為“增值衍生技術”，例如，模擬器件、影像芯片、嵌入式非易失性存儲器、智能功率、量子技術和MEMS技術。

　　第二條主線是“跟隨摩爾定律”，我們稱之為“更摩爾”(More Moore)。在晶片上集成更小的晶體管，降低臨界尺寸。在實現 28nm后，隨后就是20 nm和14 nm。

　　顯然，我們將繼續面臨新的技術挑戰，例如，光刻技術從193nm浸沒式發展到EUV(深紫外)，或者芯片架構從體CMOS演化到薄芯片。

　　張宇清則認為，由于成本和深亞微米時的物理極限所造成的信號串擾、熱電子效應，業界對于摩爾定律是否終結存在很多說法。賽靈思的SSI(堆疊硅片互聯)技術讓我們可以延續摩爾定律，甚至可以說超越了摩爾定律。Virtex 7-2000T的密度是40nm FPGA產品的2.8倍，遠超過了摩爾定律所描述的2倍。

　　作為摩爾定律堅定的支持者和半導體制造工藝的領導者，Intel一直在堅持用技術研發為摩爾定律延壽。以Intel的22nm工藝為例，按路線圖肯定是在2011年推出，但今年春天突然Intel宣布將在22nm工藝中采用全新的FINFET 3D制造工藝，而這一突如其來的消息讓整個制造業悲喜交加，一方面，終于半導體制造要正式邁入3D時代，歐洲半導體技術研究組織IMEC經過試驗表明，FINFET比起之前類3D的TSV技術以及現有的平面結構技術，在漏電控制和制程變差方面性能更加優異，而且其晶體管密度也相對更高，能夠將摩爾定律的壽命延長至少1-2代制程。

　　陳家湘談到對3D制造技術時介紹：“我們認為全新的半導體制造技術是繼續將摩爾定律往前推進的主要動力。全新的半導體制造技術將朝更先進、更細微的技術前進，而創新的三維(3D)結構芯片技術即是一個例子。TSMC在此領域已投入相當多的人力與物力，且因應系統級封裝技術，開發更具成本效益以及更具尺寸、效能優勢的3D芯片，計劃采用更先進的14nm制程提供FinFET架構芯片。另外，TSMC也積極鉆研先進封裝技術中介層(Interposer)的發展”。

　　結語

　　盡管Intel已經宣稱采用FINFET技術制造22nm芯片，但是實際效果如何還是個未知數，而3D工藝能否挽救即將接近物理極限的摩爾定律尤未可知。3D工藝下的全新半導體制造是否還是屬于摩爾定律的范疇已經不再重要，因為令人惋惜的是，無論是即將到來的22nm還是14nm，都距離理論上的摩爾定律物理極限相去甚遠。讓摩爾定律失靈的最大可能原因不是技術上的物理極限無法超越，而是經濟層面的摩爾定律已經失衡，直接說就是，Xnm的半導體生產工藝實現起來不是太大的問題，而Xnm芯片的設計加制造的總成本，以現有單個芯片的銷售情況而言，很難通過直接的市場銷售收回投入，這不得不令人唏噓。

　　也許，半導體設計的跨制程可移植性將成為未來5年內最關鍵的話題，我們拭目以待吧。