高帶寬存儲器（HBM, High Bandwidth Memory）是一種可以實現(xiàn)高帶寬的高附加值DRAM產(chǎn)品，適用于超級計算機(jī)、AI加速器等對性能要求較高的計算系統(tǒng)。隨著計算技術(shù)的發(fā)展，機(jī)器學(xué)習(xí)的應(yīng)用日漸廣泛，而機(jī)器學(xué)習(xí)的基礎(chǔ)是自20世紀(jì)80年代以來一直作為研究熱點(diǎn)的神經(jīng)網(wǎng)絡(luò)模型。作為速度最快的DRAM產(chǎn)品，HBM在克服計算技術(shù)的局限性方面發(fā)揮著關(guān)鍵的作用。

HBM的高帶寬離不開各種基礎(chǔ)技術(shù)和先進(jìn)設(shè)計工藝的支持。由于HBM是在3D結(jié)構(gòu)中將一個邏輯die與4-16個DRAM die堆疊在一起，因此開發(fā)過程極為復(fù)雜。鑒于技術(shù)上的復(fù)雜性，HBM是公認(rèn)最能夠展示廠商技術(shù)實力的旗艦產(chǎn)品。

從2015年推出HBM1到2021年10月開發(fā)業(yè)界第一款HBM3 DRAM1，SK海力士一直是HBM行業(yè)的領(lǐng)軍企業(yè)。SK海力士的HBM產(chǎn)品大獲成功的首要因素是產(chǎn)品特性，具體而言，產(chǎn)品設(shè)計在保證市場競爭力方面發(fā)揮了重要作用。SK海力士HBM設(shè)計團(tuán)隊負(fù)責(zé)將產(chǎn)品規(guī)格落實到實際電路中，同時開發(fā)配套的產(chǎn)品架構(gòu)和設(shè)計技術(shù)，以確保準(zhǔn)確實現(xiàn)產(chǎn)品功能、高性能和低功耗特性。得益于對產(chǎn)品的全面了解，HBM設(shè)計團(tuán)隊還在未來產(chǎn)品規(guī)劃及規(guī)格定義方面發(fā)揮著至關(guān)重要的作用。此外，HBM設(shè)計團(tuán)隊會聆聽客戶反饋，并圍繞問題展開分析。

產(chǎn)品特性通常分為三類：性能、功耗和面積，即PPA (Power, Performance, Area)。本文著重探討如何通過卓越的設(shè)計工藝來提高產(chǎn)品性能或創(chuàng)造速度優(yōu)勢。如前所述，HBM支持高帶寬，而帶寬指的是在特定單位時間內(nèi)可以傳輸?shù)臄?shù)據(jù)量。由于具有高帶寬的特性，HBM主要應(yīng)用于高性能計算場景。

通過機(jī)器學(xué)習(xí)解決偏移問題

過去八年來，HBM產(chǎn)品帶寬增加了七倍，目前已接近1TB/秒的里程碑節(jié)點(diǎn)。鑒于同期內(nèi)其他產(chǎn)品的帶寬僅增加兩到三倍，我們有理由將HBM產(chǎn)品的快速發(fā)展歸功于存儲器制造商之間激烈的競爭。

<圖1：ISSCC上發(fā)表的HBM相關(guān)文章的趨勢 >

存儲器帶寬指單位時間內(nèi)可以傳輸?shù)臄?shù)據(jù)量，要想增加帶寬，最簡單的方法是增加數(shù)據(jù)傳輸線路的數(shù)量。事實上，每個HBM由多達(dá)1024個數(shù)據(jù)引腳組成，HBM內(nèi)部的數(shù)據(jù)傳輸路徑隨著每一代產(chǎn)品的發(fā)展而顯著增長，如圖2所示。

<圖2：各代HBM產(chǎn)品的數(shù)據(jù)傳輸路徑配置>

但是，芯片的尺寸限制了傳輸路徑的增加。因為增加的不僅是數(shù)據(jù)傳輸線路，還有使用每條傳輸線路的傳輸/接收電路。此外，隨著傳輸線路的增加，等量匹配每條傳輸線路長度和配置的難度加大，使得運(yùn)行速度無法提升。

傳輸線路之間的時序差異就是我們所說的偏移。為了減少偏移，每條傳輸線路的總長度和電子元件應(yīng)采用相似的設(shè)計。然而，HBM有數(shù)千條內(nèi)部傳輸線路，逐一匹配幾乎是不可能的任務(wù)。為此，SK海力士引入了機(jī)器學(xué)習(xí)。強(qiáng)化學(xué)習(xí)（Reinforcement learning）技術(shù)可以在每條傳輸線路上附加多余的傳輸路徑，無需工程師手動作業(yè)，即可精確地優(yōu)化偏移問題，由此減少整個傳輸路徑間的偏移。

<圖3：基于機(jī)器學(xué)習(xí)技術(shù)的信號線路優(yōu)化＞

圖3顯示了這一優(yōu)化過程。一些90度彎曲的線路具有不同的特性，因此必須通過增加紅色附加線的方式來減少偏移（Skew）。與初始的隨機(jī)解決方案（如圖3左側(cè)所示）相比，強(qiáng)化學(xué)習(xí)技術(shù)的使用可以帶來最優(yōu)結(jié)果（如右圖所示）。通過這種方法，偏移從100皮秒（100 ps）縮短至70皮秒（70 ps），降幅達(dá)30%。

通過PVT感知時序優(yōu)化來提高速度

即使偏移問題得到優(yōu)化，各種信號之間相對時序關(guān)系的匹配仍然是一個難題。例如，每32個數(shù)據(jù)信號對應(yīng)一個時鐘信號（clock signal）*，如果需要由時鐘信號來控制數(shù)據(jù)信號，那么時鐘信號必須采用與數(shù)據(jù)信號不同的電路。電路配置的差異也會導(dǎo)致關(guān)系的變化，具體取決于工藝、電壓、溫度（PVT）的變化。無論何種情況下，時鐘都必須位于數(shù)據(jù)的特定時序部分。但是，隨著運(yùn)行速度的提升，時序部分會減少，由此增加了設(shè)計復(fù)雜度。

* 時鐘信號（clock signal）：在同步數(shù)字電路中，時鐘信號在高位和低位狀態(tài)之間振蕩，并且像節(jié)拍器一樣用于協(xié)調(diào)數(shù)字電路的動作。

為了解決這一問題，SK海力士采用PVT感知時序優(yōu)化技術(shù)來檢測HBM3中的PVT變化，以找到最佳時序。這項技術(shù)可以確定單元電路的哪一個分級與精確循環(huán)的外部時鐘輸入具有相同的周期，并基于該數(shù)據(jù)自動優(yōu)化主時序裕量電路（timing margin circuit）中的電路配置。如圖4所示，隨著PVT的變化，時鐘時序通常會將時鐘移動到一側(cè)，而PVT感知時序優(yōu)化技術(shù)可以在任何情況下讓時鐘始終保持在中心位置，以此來提高速度。

<圖4：PVT感知時序優(yōu)化技術(shù)＞

為了增加作為HBM關(guān)鍵性能指標(biāo)的帶寬，SK海力士正在開發(fā)一系列設(shè)計技術(shù)，包括數(shù)據(jù)路徑優(yōu)化、基于機(jī)器學(xué)習(xí)的信號線路優(yōu)化、PVT感知時序優(yōu)化技術(shù)以及全新工藝技術(shù)等。基礎(chǔ)die與典型DRAM工藝的不同之處在于基礎(chǔ)die沒有單元，利用這一特性，我們正在開發(fā)HBM優(yōu)化工藝技術(shù)以及用于3D堆棧的先進(jìn)封裝技術(shù)。

通過上述一系列努力，SK海力士實現(xiàn)了HBM的快速發(fā)展。然而，為了滿足客戶不斷增加的期望，打破現(xiàn)有框架進(jìn)行新技術(shù)開發(fā)勢在必行。此外，SK海力士還在與HBM生態(tài)系統(tǒng)中的參與者（客戶、代工廠和IP公司等）通力合作，以提升生態(tài)系統(tǒng)等級。商業(yè)模式的轉(zhuǎn)變同樣是大勢所趨。作為HBM領(lǐng)軍企業(yè)，SK海力士將致力于在計算技術(shù)領(lǐng)域不斷取得進(jìn)步，全力實現(xiàn)HBM的長期發(fā)展。

文章來源：SK海力士

審核編輯 黃宇